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一种高效结构的多输入浮点加法器在FPGA上的实现 总被引:3,自引:1,他引:3
传统的多输入浮点加法运算是通过级联二输入浮点加法器来实现的,这种结构不可避免地使运算时延和所需逻辑资源成倍增加,从而越来越难以满足需要进行高速数字信号处理的需求。本文提出了一种适合在FPGA上实现的浮点数据格式和可以在四级流水线内完成的一种高效多输入浮点加法器结构,并给出了在Xilinx公司Virtex系列芯片上的测试
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浮点加法器电路设计算法的研究 总被引:7,自引:0,他引:7
介绍了浮点加法器电路设计的基本算法,阐述了近年来有关浮点加法器电路设计算法研究的成果。对目前所普遍采用的Two-Path算法及其改进算法进行了详细地分析。描述了快速规格化的关键技术——前导1的预判的基本原理。最后提出了一种进一步改进Two—Path算法的方案。 相似文献
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并行浮点加法器架构与核心算法的研究 总被引:1,自引:0,他引:1
考虑到浮点运算在图形处理中的重要作用,依据速度和面积的优化原理,文章从两个方面对FAU结构中最复杂的双精度浮点加法进行了研究。其一:在结构上采用了三条相互并行的主线,设计了一种尽可能并行处理的三级浮点流水结构,极大地提高了运算的速度,节约了芯片资源;其二:对结构中制约浮点加法速度的关键运算——尾加和移位操作进行了创新设计与实现,并就设计的先进性和高速性与传统设计进行了参数比较和综合分析。 相似文献
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描述了一个流水线运行的、符合IEEE 75 4单精度浮点标准的加法器的全定制设计。该浮点加法器的设计基于SMIC 1 .8V 0 .1 8μm 1p6mCMOS工艺 ,将应用于高性能 32位CPU的浮点运算单元中。该设计在研究快速实现算法结构的基础上 ,采用全定制的电路及版图设计方法 ,提高了浮点加法器的工作速度 ,降低了芯片功耗 ,并通过减少芯片面积 ,有效降低芯片量产时的成本 相似文献
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高效结构的多输入浮点乘法器在FPGA上的实现 总被引:1,自引:0,他引:1
传统的多输入浮点乘法运算是通过级联二输入浮点乘法器来实现的,这种结构不可避免地使运算时延和所需逻辑资源成倍增加,从而难以满足高速数字信号处理的需求。本文提出了一种适合于在FPGA上实现的浮点数据格式和可以在三级流水线内完成的一种高效的多输入浮点乘法器结构,并给出了在Xilinx公司Virtex系列芯片上的测试数据。 相似文献
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快速浮点加法器设计研究 总被引:2,自引:2,他引:2
浮点加法器处于浮点处理器的关键路径,为提高浮点加法器的速度,对浮点加法器的关键部分进行了研究:采用了预测执行,并行运算技术。引用混合加法器,前导“1”检测采用快速的LOPV电路实现,混合加法器由输出选择电路对“ lulp”操作进行合并,提高了运算速度,这些技术在双精度FPU和24位浮点DSP中应用得到了理想的效果。 相似文献
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受浮点操作的长流水线延迟及FPGA片上RAM端口数目的限制,传统H可处理器的吞吐率通常只能达到每周期输出一个复数结果。本文用FPGA设计并实现了一种高吞吐率的IEEE754标准单精度浮点FFT处理器,通过改进蝶形计算单元的结构并重新组织FPGA片上RAM的访问,该处理器每周期平均可输出约两个复数计算结果,吞吐率约为传统FFT处理器吞吐率的两倍。对于1024点FFT变换,可在(512+10)*10=5220周期内完成。 相似文献
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本文介绍了用原理图输入方法设计一款图象处理ASIC芯片中乘加单元的核心运算部件——32位超前进位加法器,出于速度(时延)和面积折衷优化考虑,它以四位超前进位加法器和四位超前进位产生器为基本设计单元级联而成,因此该电路具有速度和面积的折衷优势。选择原理图输入方法,是考虑到本电路复杂度不高,而原理图输入可控性好,效率高,可靠性强且直观,可以熟悉较底层的结构。文章先给出电路的设计实现,并且是先设计四位超前进位加法器,再提出32位超前进位加法器的设计思想和设计原理,然后再通过测试文件的逻辑验证正确。本设计的所有内容,都将在SUN工作站上Cadence工具Schematic Composer中完成。 相似文献
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本文讨论了通用微处理器标准浮点运算正确性检测方法,对测试数据的生成、检测策略、比较方法等作了深入的研究,并介绍了测试程序流程。 相似文献
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航空发动机FADEC系统控制软件的计算精度和运行效率是一对不可缺少的特性.为提高航空发动机FADEC系统控制软件的浮点计算的计算精度和运行效率,从IEEE 754浮点数格式、浮点数的表示形式、浮点数四则运算的精度方面展开分析,并结合FADEC系统控制软件项目实际应用案例的数据结果,验证了精度分析结果的正确性,并以此为基础针对FADEC系统控制软件的浮点算法设计提出了设计准则,有助于提高控制软件的可靠性和安全性,可推广至其他行业的控制领域应用. 相似文献
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一种快速SIMD浮点乘加器的设计与实现 总被引:2,自引:0,他引:2
本文设计和实现了5级全流水SIMD浮点乘加器,支持双精度和双单精度浮点乘法、乘累加(减)操作,用Modelsim和NC Verilog测试和验证了RTL代码实现,基于65nm工艺采用Synopsys公司的Design Complier工具综合硬件实现,运行频率可达714.286MHz。结果表明,相比文献[3]中经典的低延迟乘加结构,在相同综合条件下性能提升了17.89%,面积增加了6.61%,功耗降低了25.08%。 相似文献
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本文介绍了在某微处理器研制中设计的一种地址生成单元的加法电路。为提高地址转换速度,其进位电路中采用了动态门和多米诺逻辑。结果表明,在1.8v、0.18μm工艺下进行电路模拟,进行一次加法进位传递的时间为466ps。 相似文献
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简述了基于浮,DSP的动态无功补偿器,快速准确检测和计算出电网中的各项参数,采用以固态继电器为电容组的切投开关,实现对三相变化负荷的快速跟踪和响应,有效地提高了抽油机供电系统的电能质量。 相似文献