基于参考信号注入的TIADC时间失配校准算法

提出了一种基于参考信号注入的TIADC时间失配后台校准算法。该校准算法统计通道间的参考信号过零点个数,比较相邻2个峰值的大小,计算得出误差系数,并将该误差系数反馈回时钟采样控制单元进行校正。采用Simulink软件建立12位5通道TIADC模型,仿真结果表明,当fin/fs≈0.040 3时,有效位数从8.1位提升到11.8位,验证了算法的可行性。算法中的时间失配误差提取与TIADC分开,并行处理,保证了输入信号在整个奈奎斯特频率范围内不受影响。该校准算法消耗资源少,易于硬件实现。     

基于导数相乘的TIADC时间失配误差校准算法

提出了一种校准时间交织模数转换器(TIADC)时间失配误差的全数字后台算法。该算法利用信号与其导数正交的特性来估算时间失配误差相关量,采用最小均方(LMS)迭代算法估算时间失配误差值。该算法不需要参考通道,硬件消耗很低,可以校准多频信号,实现宽带宽输入。提出的变步长LMS迭代算法提高了时间失配误差的收敛速度,保证了误差校准的实时性。基于FPGA验证平台,建立了四通道8 bit 1 GHz TIADC的时间失配误差模型。结果表明,当输入信号归一化频率f_in/f_s为0.414时,采用该算法校准后的ENOB从5.58 bit提高到7.75 bit,SFDR从38.64 dB提高到67.51 dB。     

适用于TIADC的高精度时间失配误差校准算法

设计了一种适用于TIADC的高精度时间失配误差校准算法。基于相邻通道信号互相关原理,对相邻通道的输出信号作相关运算来估计时间失配误差,再利用基于泰勒级数展开的高阶误差校准方法进行误差校正。误差估计模块与校准模块构成一个反馈环路,可以实现误差的实时跟踪和校正。校准算法行为级仿真结果表明,在12位1 GHz四通道的TIADC中,当输入信号归一化频率f_in/f_s=0.477 1时,校准后系统的ENOB提高到11.85位,SNR提高了43 dB以上,校准效果明显。相比已有的校准算法,该校准算法具有更高的校准精度,不受通道数的限制,结构更简单,且在整个奈奎斯特频率范围内都适用,非常适合工程应用。     

时间交织ADC时间失配后台数字校准算法

提出了一种数字后台校准算法,用于校准时间交织模数转换器(Time-Interleaved Analog-to-Digital Converter,TIADC)的时间失配误差。该算法是基于对输入信号统计的思想,在后台通过分析输入信号的统计特性获得误差信息,再反馈到多相时钟产生器,形成反馈环路,达到校准的目的。该算法硬件消耗小,对输入信号的频率没有限制,可以扩展到任意通道数。对于一个8通道12位TIADC,当输入信号频率fin/fs = 0.487时,MATLAB仿真结果表明,采用该算法校准后,SNR从校准前的33.8 dB提高到74.0 dB,证明了该校准算法的有效性。     

一种TIADC时间失配误差自适应校准算法

设计了一种TIADC时间失配误差自适应校准算法。基于相邻通道信号互相关原理,将相邻通道的输出信号作相关运算,利用简单的乘法器、加法器和取绝对值即可实现时间误差的估计;利用基于泰勒级数展开的1阶级联误差补偿方法进行误差校正。误差估计模块和校准模块构成反馈环路,实现误差的实时跟踪与校正。MATLAB仿真结果表明,当输入信号归一化频率为fin/fis=0.477 1时,系统校准后的SNR提高了45 dB以上,校准效果明显。相比于传统的基于泰勒级数展开的高阶校准,本文校准算法的结构更简单,校准精度更高,整个奈奎斯特频率范围内均有较好的校准效果,非常适用于工程应用。     

通道间差值统计的TIADC时序误差校准方法

利用某相邻采样通道的绝对差值与全部相邻通道的平均绝对差值应保持一致的原理,对TIADC的采样时序误差进行估计,再利用泰勒展开的方法实现误差补偿。在校准过程中,将误差估计模块和误差补偿模块组成一个自适应的环路,实现了采样时序误差的实时校准。全部校准过程在纯数字域中完成。这种纯数字后处理式的误差估计方法简单有效,3阶泰勒误差补偿方法的补偿效果良好。基于MATLAB建立了4通道TIADC的时序失配误差校准模型,验证了该校准方法的正确性和有效性。结果表明,通道间的时序误差为1%~2%,在输入归一化频率fin/fs为0.397时,校准后系统的SNR由原来的18.85 dB提高到73.31 dB。     

基于记忆多项式的时间交织模数转换器自适应非线性失配校正方法

为了提高时间交织模数转换器(TIADC)的有效分辨率,需要对其通道之间的线性/非线性失配误差进行估计和补偿。该文针对M通道TIADC的带有记忆效应的非线性失配误差提出了一种自适应盲校正算法。通过子通道重构结构(SCR)重构非线性误差信号,并通过滤波降采样最小均方(FDLMS)算法估计非线性失配误差系数。实验仿真结果表明,该方法可以有效校正带有记忆效应的非线性失配误差,并且可以大大降低实现难度和硬件资源消耗。     

阵列通道失配的三频率校准方法

提出一种新的校准通道失配的方法,即采用三个不同的已知频率的互不相关的远场信号源,从三个不同的已知方向入射阵列,对阵列的输出相关矩阵进行特征分解,形成线性方程组,对该方程组进行迭代运算来估计出通道在三个频率点上的失配系数,并由此内插出其它频率点的失配系数。理论分析和模拟结果表明本文方法比其它单频校准方法更有效。     

基于沃尔什函数的TIADC全数字校准算法

提出了一种校准时间交织模数转换器(TIADC)通道失配误差的全数字自适应后台算法.该算法利用沃尔什函数仅从TIADC的输出中调制产生伪杂散信号,可以重构出失配误差,并自适应地从TIADC输出中减去三个失配误差.所提出的技术的优势在于它只需要知道测量的输出信号和TIADC通道数,而无需任何其它信息,包括参考通道.同时针对...     

Frequency and Timing Offset Estimation Using Single Reference Symbol

In this paper we will investigate the performance of an estimator employing single OFDM reference symbol for timing and frequency offset estimation. We will show how both coarse and fine frequency offset estimation can be performed with this single OFDM reference symbol. The performance of this estimator will be compared with the ML estimator employing OFDM reference symbols of different length for coarse and fine frequency offset estimation. It will be shown that, unlike ML estimator, the estimation range of the analyzed estimator is not constrained.     

可纠正单个错误的并行CRC解码器的设计

在数据传输的过程中通常使用循环冗余校验（CRC）,以检查数据传送过程中是否发生了错误.通常当解码器发现数据帧中有错误发生时都会要求重新发送该数据帧.针对有的同步协议要求解码器同时具有纠正帧头部分发生的单个错误的功能.以CRC的基本原理为基础,分别从算法和程序实现上,介绍了一种高效的硬件实现并行8位CRC-ITU-T检查并纠正发生在16位原始数据和16位CRC码中单个传输错误的校验器.最后给出了相应的综合结果和时序仿真图.     

COFDM系统在非理想定时同步条件下的信道估计

该文深入研究了数字电视地面无线广播COFDM解调方案中的信道估计与内插技术,针对接收系统前端符号定时同步误差对于信道估计性能的影响,提出了两种适用于COFDM梳状导频系统的信道估计解决方案,并给出了其性能和可适用性分析。     

基于曲线拟合的单脉冲跟踪系统校相方法

针对目前单通道单脉冲跟踪系统传统校相方式的不足,提出了一种基于曲线拟合理论的校相方法.阐述了单通道单脉冲跟踪系统的工作原理,分析了跟踪过程中误差电压收敛曲线特性与和差通道相位差之间的对应关系,并以仿真曲线为例,讨论了和差通道相位差对误差电压收敛曲线及跟踪效果的影响;基于曲线拟合理论,提出了利用对星跟踪过程中的误差电压数据进行相位差校准的算法,并设计了校相实现方案;最后通过仿真验证了该方法的有效性.     

Multichannel Time Skew Calibration for Time-Interleaved ADCs Using Clock Signal

Time skew in time-interleaved ADCs (TI-ADCs) degrades the system’s linearity significantly.To address this problem, a time skew calibration method is proposed here that employs the divided clock signal as calibration signal. The divided squared clock signal containing a limited number of harmonics is demonstrated to be effective to extract the time skew, which is detected by comparing the estimated mean value of the product of two adjacent channels’ signals without extra reference ADC channel. The extracted time skew is subsequently compensated by a capacitor array-based digitally controlled delay block. Simulation results of a 4-channel 1GS/s 12-bit TI-ADC design demonstrated that the proposed calibration technique improved the spurious-free dynamic range of the ADC to 77 dB with a digitally controlled delay block that offers a time tuning resolution of 0.2 ps.