基于VHDL的TPC译码器设计

Turbo乘积码是一种性能卓越的前向纠错码,具有译码复杂度低,且在低信噪比时可以获得近似最优的性能。介绍基于Chase算法的Turbo乘积码软入软出（SISO）迭代译码算法,提出基于VHDL硬件描述语言的TPC译码器设计方案,并在FPGA芯片上进行了仿真和验证。仿真结果证明该译码器有很大的实用性和灵活性。     

Turbo Code译码算法的硬件实现

并行级联卷积码迭代译码算法（ＴｕｒｂｏＣｏｄｅ）有着非常强的纠错译码能力。但大量的运算给工程实现ＴＣ译码器带来相当难度。文章在对ＭＡＰ软输入软输出算法充分仿真基础上,给出一种简化ＭＡＰ算法的Ｔｕｒｂｏ译码器方案,此方案适用于ＦＰＧＡ器件实现。     

（2,1,7）卷积码编译码器的FPGA实现

卷积码是一种重要的前向纠错信道编码方式,其纠错性能常常优于分组码,且（2,1,7）卷积码已应用于现代卫星通信系统中。Viterbi译码算法能最大限度地发挥卷积码的优异性能。这里采用Verilog HDL语言设计出（2,1,7）卷积码的编码器模块和基于Viterbi算法的译码器模块,译码器采用全并行结构,译码速度快。阐述了编译码器各模块的设计原理,并在ModelSim给出各模块的仿真测试结果。同时对译码器进行纠错性能测试,测试结果表明该Viterbi译码器有良好的纠错性能。     

TD—SCDMA系统中Viterbi算法研究与改进

文中首先简单地说明Viterbi译码算法原理，接着分析Viterbi译码算法设计及伪代码实现，然后根据软判决和硬判决对译码性能的影响以及改进的译码器和MATLAB库函数的译码器作了仿真比较．仿真表明：改进的译码器具有良好的性能．     

类卷积译码的容错解扰算法

针对自同步扰码系统的联合信源信道译码问题,本文将自同步扰码看作一种特殊的卷积编码,提出了类似卷积译码的软输入软输出(SISO)自同步去扰算法。该算法利用信源冗余更新扰码序列的外信息,在信道译码时作为先验信息进行译码,实现了自同步去扰与信道译码之间的软信息交互,充分利用了信源冗余信息,使得接收系统的性能得到了有效提升。仿真结果表明,在TPC编码条件下,当信源冗余度为70%时,联合信源信道译码的性能增益约为4.1dB。相比于单一纠错编码系统,当通信系统中存在自同步扰码时,联合信源信道译码具有更大的性能增益。      

基于SSCANL译码器的联合迭代检测译码算法

为了提升基于极化码的稀疏码多址接入（sparse code multiple access,SCMA）系统接收机性能,提出了基于简化软消除列表（simplify soft cancellation list,SSCANL）译码器的循环冗余校验（cyclic redundancy check,CRC）辅助联合迭代检测译码接收机方案。该方案中极化码译码器使用SSCANL译码算法,采用译码节点删除技术对软消除列表（soft cancellation list,SCANL）算法所需要的L次软消除译码（soft cancellation, SCAN）进行简化,通过近似删除冻结位节点,简化节点间软信息更新计算过程,从而降低译码算法的计算复杂度。仿真结果表明,SSCANL算法可获得与SCANL算法一致的性能,其计算复杂度与SCANL算法相比有所降低,码率越低,算法复杂度降低效果越好;且基于SSCANL译码器的CRC 辅助联合迭代检测译码接收机方案相较基于SCAN译码器的联合迭代检测译码（joint iterative detection and decoding based on SCAN decoder, JIDD-SCAN）方案、基于SCAN译码器的CRC辅助联合迭代检测译码（CRC aided joint iterative detection and decoding based on SCAN decoder,C-JIDD-SCAN）方案,在误码率为10^-4时,性能分别提升了约0.65 dB、0.59 dB。     

神经网络在分组码软判决译码中的应用

本文对线性分组码构造了一个神经网络软判决译码器，并提出了循环码的一个神经网络软判决译码算法。对Ｇｏｌａｙ码的计算机仿真表明，新算法不仅译码速度快，而且，具有优越的性能。     

宽带移动通信中Turbo乘积码的仿真研究

推出了一种新型的纠错码——Turbo乘积码(TPC),描述了Turbo乘积码的编译码基本思想,详细地分析了TPC的Turbo软迭代译码的核心思想,并对AWGN信道和瑞利衰落信道下的TPC的译码性能做了仿真分析,从仿真结果可以看出,在高编码效率时,TPC不仅具有更高的码率,而且可以获得很好的误码率性能,所以乘积码的软迭代译码方案有很好的应用性,在未来的宽带移动通信中具有广阔的应用前景。     

基于前向多层神经网络的分组码译码器设计

把最大相关译码与神经网络神经元的内积特性及吸引域有机地联系起来,连接权决定译码码字,阈值设定决定神经元的纠错范围,从而形成一种可用于硬判决及软判决译码的神经译码器,并在理论上证明了此译码器可在ＤＭＣ信道的纠错能力范围内实现零错误概率硬判决译码,也可实现与最小欧几里德距离译码相当的软判决译码,并能在检错范围内检错。     

改进查找表译码算法在TPC中的应用研究

TPC(Turbo乘积码)是一种串行级联分组码,它采用简单的行列交织结构,不仅易于硬件实现,而且具有优异的纠错性能。为进一步降低TPC的译码延时,在研究TPC编译码原理的基础上,将改进查找表译码算法引入Chase算法,用于对测试序列的代数译码。以(31,21)BCH码作为TPC子码,仿真分析了TPC的译码性能,对测试序列分别采用传统的查找表算法和快速查找表算法后的TPC译码延时进行了比较。结果表明:相对传统的查找表译码算法,测试序列的代数译码采用新算法,可有效降低TPC的译码延时。     

硬件可实现的LDPC译码算法研究

低密度奇偶校验(LDPC)码有着较强的纠错能力,已被确定为第四代移动通信技术中首选码字。分析对比了几种LDPC译码算法的过程,基于硬件可实现性这一研究热点,对传统的译码算法进行了优化,提出一种易于硬件实现的LDPC译码算法。仿真结果表明:归一化最小和算法在不增加迭代次数,码长较长的情况下也有着很好的译码性能,适合在LDPC译码器的硬件实现中推广。     

通信系统中卷积码编解码器的VHDL实现

卷积码作为通信系统中重要的编码方式,以其良好的编码性能,合理的译码方法,被广泛应用。在阐述卷积码编解码器基本工作原理的基础上,给出了（3,1,2）卷积编码器和（2,1,1）卷积解码器的VHDL设计,在QuartusII环境下进行了波形仿真,并下载到EPF10K10LC84-3上进行了验证,其结果表明了该编解码器的正确性和合理性。     

循环汉明码编译码器的设计与FPGA实现

分析了循环码的特性,提出一种循环汉明码编译码器的设计方案。编译码器中编码采用除法电路,译码采用梅吉特译码器,易于工程应用。对编译码器在FPGA上进行了实现,通过参数化设置,具有较高的码率,适用于(255,247)及其任意缩短码的循环汉明码,并给出了译码器的仿真和测试结果。结果表明:编译码器运行速率高、译码时延小,在Virtex-5芯片上,最高工作时钟频率大于270 MHz。在码组错误个数确定的系统应用中,可以有效降低误码率,一般可将误码率降低一个量级。实践表明,该设计具有很强的工程实用价值。     

改进型全并行Viterbi译码器设计与实现

卷积码作为一种重要的前向纠错信道编码方式,广泛应用于现代无线通信系统之中。Viterbi译码方式在约束长度较小的前提下能够最大限度地发挥出卷积码的优异性能。对(2,1,5)最佳非系统卷积码的Viterbi译码器的误码率进行了Matlab仿真。针对传统Viterbi译码设计上的不足进行了改进和优化,给出了硬件实现的逻辑原理框图,并利用EDA设计工具基于FPGA来设计实现Viterbi译码模块。最后分析了译码器综合后的资源占用情况并通过时序仿真验证了译码可靠性。     

A parallel decoder for low latency decoding of turbo product codes

There has been intensive focus on turbo product codes (TPCs) which have low decoding complexity and achieve near-optimum performances at low signal-to-noise ratios. Different than the original TPC decoder, which performs row and column decoding in a serial fashion, we propose a parallel decoder structure. Simulation results show that with this approach, decoding latency of TPCs can be halved while maintaining virtually the same performance level     

一种交错并行高速TPC译码器的设计

Turbo乘积码(TPC)作为一种高码率编码在带限通信系统中有着广泛的应用,但是大多数TPC译码器存在结构复杂、资源消耗高、处理时延大的问题.为此,提出了一种交错并行流水线处理结构的译码器,并通过译码过程中测试序列的合理排序以及使用相关运算代替最小欧式距离计算等算法优化设计,简化了译码器的实现复杂度,现场可编程门阵列(FPGA)资源消耗相比传统设计降低了35%,提高了译码速度.在Xilinx公司的FPGA芯片XC5VSX95T上完成了译码器的硬件实现,达到80 Mbit/s的译码速度,通过增加子译码器个数还可进一步提升译码吞吐率.     

基于FPGA的RS译码器的设计与实现

针对Reed-Solomon（RS）码译码过程复杂、译码速度慢和专用译码器价格高等问题,以联合信息分发系统终端J系列报文信息位采用的RS（31,15）码为例,介绍了基于改进的无求逆运算的Berlekamp-Massey（BM）迭代算法的RS译码原理,采用Verilog硬件描述语言对译码器中各个子模块进行了设计,并基于现场可编程门阵列平台,在QuartusII6.0环境下进行了仿真,验证了RS译码器的纠错能力,实现了参数化与模块化的RS译码器设计。     

基于FPGA的IRIG-B(DC)解码器的设计与实现

在通信系统中,采用IRIG-B(DC)码为通信系统提供统一的时间基准,可以使系统的各个单元对设备信息进行时间校正。对于各个设备单元,提出了采用FPGA芯片来设计IRIG-B(DC)时间码解码器,该解码器硬件电路由一片现场可编程门阵列(FPGA)芯片以及外围接口电路组成,其解码过程则通过VHDL语言编程实现。解码器从接收到的IRIG-B(DC)时间码中,提取时间信息和秒脉冲信号,用于调整本设备的时间。实验结果表明,采用FPGA设计解码器,具有体积小、工作性能稳定和方案实现灵活等特点。