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徐敏毅 《固体电子学研究与进展》1988,(4)
通过对高压管的优化设计,门阵列外围pad的优化设计及门阵列内部的逻辑设计,进行了高低压兼容门阵列的研究。高压管的优化设计是通过实验方法,对具有源场极漂移区的NMOS高压管进行优化,从而得到其源场极长度、漂移区长度、沟道长度、漂移区浓度及深度的优化值。pad的设计是采用传输延时最小理论确定各缓冲器尺寸,版图上采用人工最佳布局布线。内部逻辑的设计是利用Apollo工作站的chipsmith软件进行逻辑模拟及自动布局布线完成。 相似文献
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美国某公司生产出TMG5001型CMOS门阵列,它在一个芯片上集成了8个耐压300伏的N沟道MOS晶体管和5~10伏的CMOS逻辑电路,高耐压的 相似文献
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本文主要介绍0.8umCMOS门阵列的设计技术,包括建库技术,可测性设计技术、时钟设计技术、电源、地设计技术、电路结构优化、余量设计技术等,最后介绍了20万门母片及电路的主要参数。 相似文献
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硅栅CMOS电路版图设计规则检查全面性探讨 总被引:2,自引:0,他引:2
文章指出了电路版图设计规则检查中经常遗漏的项目,并给出了编写检查这些项目的语句及技巧。就如何编写一个好的设计规则检查指令文件提出了建议。 相似文献
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用封闭式硅栅结构(C~2L结构)设计和试制了一个低阈值CMOS通用逻辑电路系列。其中包括四位双向移位寄存器、全加器、五种计数器、四种译码器或编码器、三种触发器、二种缓冲器(与TTL接口的电路)以及多种门电路(包含两种三态门在内)的三十九个品种大部分已设计定型,并进入小批量生产的阶段。文中叙述了这种电路的工艺流程、版图设计原则以及给出了工作频率上限、静态功耗、输入漏电电流和工作电源电压范围等参数的实验结果,并对这种电路的优越性进行了讨论。 相似文献
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我们从八十年代中期研究的一种倒阱工艺,采用高能注阱,使杂质峰位于阱内,形成载流子减速场,有利于克服常规工艺的自锁效应。阱深可由6~7μm降为2μm左右,能克服常规工艺的许多局限性,工艺简单,省掉高温推阱工艺,有利于大圆片低温工艺实现。 相似文献
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本文用标准硅栅CMOS工艺研制了CMOS磁敏器件,用霍尔角解释了器件工作原理,所提出的理论与实验结果相符合。在此基础上给出了高灵敏度器件的几何结构,并提出了实际应用CMOS磁敏器件的设计方案。 相似文献
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本文详述了CMOS双层金属工艺的门阵列版图设计系统 FELLOW及其系统结构与主要算法.该系统覆盖了门阵列设计中从逻辑网表描述(Netlist)到物理版图(Layout)生成的所有设计阶段.在系统的结构设计上,采用了统一的数据管理和用户界面管理,而使系统模块化、集成化.整个系统与库单元都独立于工艺设计规则,即系统与已建立的单元库可以适用于不同的设计规则.三个芯片设计的实例比较,结果显示其芯片面积比单层布线工艺要减小20%以上. 相似文献
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据日刊《日经》1991年第527期报道,日本索尼公司开始向外销售CMOS门阵列电路。据称,最小条宽1.0μm的C3G系列产品(计9个品种),将从今年(1991年)5月开始接受订货;而最小条宽为0.8μm的C3A系列产品(计7个品种),将 相似文献
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松下电子工业公司开发出了MN59000系列的CMOS门阵列电路,该电路在固定的第一层铝上作第二层铝布线,周期短。为保证优先用于该系列电路的制造,建立了一条生产线,准备好在设计完成后最短只用两天时间就可提供样片,以前一般需要10~14天时间。但是,双层铝布线的和以前最佳布线的门阵列相比,前者芯片面积大,性能也偏低,芯片的价格是相同规模门阵列的1.5~2倍左右,而研制费却相同。其设计要领和以前的门阵列相同。从1988年秋天起,开始接受订货。 相似文献
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