单层布线硅栅CMOS门阵列设计系统Galstar

本文介绍了开发完成并实用化的单层铝布线硅栅CMOS门阵列设计系统Galstar.并从应用的角度,介绍 galstar系统的特点.     

双层金属布线硅栅CMOS门阵列电路制造工艺技术研究

采用双层金属布线可以提高集成电路的集成密度、集成度和速度。本文报道了双层金属布线工艺技术成功地应用于制造标准3μm硅栅CMOS 500门、1200门、2000门多种门阵列专用大规模集成电路。本文对双层金属布线硅栅CMOS门阵列电路制造工艺技术的几个关键技术问题进行讨论。     

高低压兼容的CMOS门阵列设计

通过对高压管的优化设计,门阵列外围pad的优化设计及门阵列内部的逻辑设计,进行了高低压兼容门阵列的研究。高压管的优化设计是通过实验方法,对具有源场极漂移区的NMOS高压管进行优化,从而得到其源场极长度、漂移区长度、沟道长度、漂移区浓度及深度的优化值。pad的设计是采用传输延时最小理论确定各缓冲器尺寸,版图上采用人工最佳布局布线。内部逻辑的设计是利用Apollo工作站的chipsmith软件进行逻辑模拟及自动布局布线完成。     

组合型CMOS门阵列

美国某公司生产出TMG5001型CMOS门阵列,它在一个芯片上集成了8个耐压300伏的N沟道MOS晶体管和5～10伏的CMOS逻辑电路,高耐压的     

20万门CMOS门阵列设计技术

本文主要介绍0.8umCMOS门阵列的设计技术,包括建库技术,可测性设计技术、时钟设计技术、电源、地设计技术、电路结构优化、余量设计技术等,最后介绍了20万门母片及电路的主要参数。     

硅栅CMOS电路版图设计规则检查全面性探讨

文章指出了电路版图设计规则检查中经常遗漏的项目，并给出了编写检查这些项目的语句及技巧。就如何编写一个好的设计规则检查指令文件提出了建议。     

封闭式硅栅低阈值CMOS集成电路

用封闭式硅栅结构(C~2L结构)设计和试制了一个低阈值CMOS通用逻辑电路系列。其中包括四位双向移位寄存器、全加器、五种计数器、四种译码器或编码器、三种触发器、二种缓冲器(与TTL接口的电路)以及多种门电路(包含两种三态门在内)的三十九个品种大部分已设计定型,并进入小批量生产的阶段。文中叙述了这种电路的工艺流程、版图设计原则以及给出了工作频率上限、静态功耗、输入漏电电流和工作电源电压范围等参数的实验结果,并对这种电路的优越性进行了讨论。     

硅栅CMOS倒阱工艺研究

我们从八十年代中期研究的一种倒阱工艺,采用高能注阱,使杂质峰位于阱内,形成载流子减速场,有利于克服常规工艺的自锁效应。阱深可由6～7μm降为2μm左右,能克服常规工艺的许多局限性,工艺简单,省掉高温推阱工艺,有利于大圆片低温工艺实现。     

高密度CMOS门阵列及其特性

由于功耗低并且在大规模集成时也能期望高速工作的CMOS大规模集成电路是各个系统中最适合的大规模集成电路,由它实现的门阵列对设计者来说是非常有吸引力的器件。因此,在电子仪器的各个领域,使用CMOS门阵列的装置业已开始进行开发竟争,如何巧妙地引入门阵列,成为胜败的重要关键。     

硅栅CMOS磁敏器件的研制

本文用标准硅栅CMOS工艺研制了CMOS磁敏器件,用霍尔角解释了器件工作原理,所提出的理论与实验结果相符合。在此基础上给出了高灵敏度器件的几何结构,并提出了实际应用CMOS磁敏器件的设计方案。     

FELLOW CMOS双层金属工艺的门阵列版图设计系统

本文详述了CMOS双层金属工艺的门阵列版图设计系统 FELLOW及其系统结构与主要算法.该系统覆盖了门阵列设计中从逻辑网表描述(Netlist)到物理版图(Layout)生成的所有设计阶段.在系统的结构设计上,采用了统一的数据管理和用户界面管理,而使系统模块化、集成化.整个系统与库单元都独立于工艺设计规则,即系统与已建立的单元库可以适用于不同的设计规则.三个芯片设计的实例比较,结果显示其芯片面积比单层布线工艺要减小20％以上.     

世界最大规模的CMOS门阵列

日本三菱电机公司采用该公司专利一门阵列解法的基本栅结构,最佳的设计单元尺寸以及采用0.8μm3层布线工艺,开发了一种世界最大规模40万栅的CMOS门阵列“M60080系列”集成电路。而且,表示信息传输速度的门延迟时间也比该公司以前的产品125     

日本索尼公司开始外销CMOS门阵列电路

据日刊《日经》1991年第527期报道,日本索尼公司开始向外销售CMOS门阵列电路。据称,最小条宽1.0μm的C3G系列产品(计9个品种),将从今年(1991年)5月开始接受订货;而最小条宽为0.8μm的C3A系列产品(计7个品种),将     

能短期制造的CMOS门阵列

松下电子工业公司开发出了MN59000系列的CMOS门阵列电路,该电路在固定的第一层铝上作第二层铝布线,周期短。为保证优先用于该系列电路的制造,建立了一条生产线,准备好在设计完成后最短只用两天时间就可提供样片,以前一般需要10～14天时间。但是,双层铝布线的和以前最佳布线的门阵列相比,前者芯片面积大,性能也偏低,芯片的价格是相同规模门阵列的1.5～2倍左右,而研制费却相同。其设计要领和以前的门阵列相同。从1988年秋天起,开始接受订货。     

具有三种基本单元结构的CMOS门阵列设计

一、前言 集成电路设计和工艺技术的进步。使得集成度以每一年半翻一番的速度进展,每个芯片上包含的功能越来越大, 除了存储器和微处理机这些标准的电路之外,为某一用户特殊使用的专用电路的比例将越来越大,据估计,到1990年,专用电路将占LSI的一半以上。可是设计大规模的专用电路,按传统的设计方法将花费大量的时间和成本,为解决这一矛盾,产生了半定制设计方法,这就是仅仅改变一个或少数工序便可改变电路品种的集成电路设计方法。     

5微米低压高速硅栅CMOS IC技术

本文阐述了电源电压为5伏、沟道长度为5微米的高速硅栅CMOS IC技术。分析了提高速度的途径,介绍了高速门电路和双D触发器电路型式的选择,描述了版图设计的特点.最后给出了几种电路的交直流参数。 一、前言 CMOS IC问世以来,以其静态功耗低、输入阻抗高、输出幅度大、抗干扰能力强、电源电压应用范围和工作温度宽等独特的优点,深受人们的重视,发展异常迅速。过去LSI的主流技术——NMOS因其功耗和噪声容限已达极限,而CMOS电路以其特有的低功耗、高     

5微米全掺磷硅栅CMOS工艺

本文报道了5微米全掺磷硅栅CMOSIC封闭栅结构和封闭——条状混合栅结构的工艺技术.已于1983年研制成功了电源电压为5伏,门电路延迟时间为8～15毫微秒,双D触发器最高时钟频率达31兆赫的低压高速电路.本工艺技术适用于目前国内多数集成电路生产工厂的工艺水平,提供了提高CMOS电路速度的有效途径.