一种改进的小数分频器设计方法

本文在分析整数和半整数分频以及双模前置小数分频原理的基础上,提出了一种改进的双模前置小数分频算法,并对改进算法的性能进行了分析。分析表明,采用改进算法进行任意小数分频器设计,可以在一个计数循环内达到相位平均偏差等于0,其相位抖动均方差也要远小于双模前置小数分频器,值得在实际应用中加以推广。     

一种基于FPGA的分频方法研究

本文通过对不同的Verilog HDL语言程序语句进行比较分析和仿真综合,应用参数化的程序设计方法,在大规模可编程逻辑器件上,实现了一种软件化的分频方法。该方法对于在FPGA上设计其他类型的分频器,如非等占空比及半整数分频器,以提高FPGA的利用率具有很好的指导作用,同时也为系统设计人员进行电路的分频设计提供了一种思路。     

一种小数分频器的设计及性能分析

介绍了一种基于FPGA的小数分频器的分频原理及电路设计,并用VHDL进行编程实现,并对这种小数分频器的抖动进行分析和计算.     

基于FPGA的一种改进型小数分频法

本文在分析和比较现有小数分频方法的基础上,提出了一种改进型的累加器小数分频法,以实现更高精度的小数分频。最后利用VHDL语言在ACTIVE-HDL仿真软件下进行了仿真,仿真结果显示:clk_out与clk1023频率基本一致;每个clk_out时钟周期有48或49个clk_in时钟,达到了分频的目的。     

频率合成器中Σ-Δ调制器的设计与实现

本文首先介绍了Σ-Δ调制技术的基本原理,分析了一阶及高阶Σ-Δ调制器,最后结合一阶Σ-Δ调制器,给出了在FPGA器件上实现Σ-Δ调制器的设计。仿真结果表明,设计实现了Σ-Δ调制器,通过控制分频器实现了小数分频,方法简单易行。与运用Matlab软件仿真的结果完全一致,并进一步证实了高阶数字Σ-Δ调制对量化相位噪声的高通整形特性,从而有效地解决了小数分频频率合成器中的小数杂散问题,具有很高的实用性。     

采用吞脉冲技术小数分频器的FPGA实现

给出了一种新型的基于FPGA的吞脉冲小数分频器，推导了小数分频器输出频率与输入频率之间的函数关系，给出了基于MATLAB的数学仿真和基于MAX-PLUS II的FPGA功能仿真波形。实验结果表明，输出信号频率与预置删除脉冲数之间是线性变化的。     

基于FPGA的偶数分频器设计

随着电子技术的发展,工作频率成为电子产品优劣的一个重要依据,这使得我们对晶振的要求越来越高。如果我们仅通过分频,对较高的晶振源进行分频就能很容易的得到比较丰富的频率。分频器是数字系统设计中的一种基本电路,本文介绍了通过QuartusII开发平台,利用Verilog硬件描述语言设计了一种能够实现等占空比的任意偶数分频、等占空比任意奇数分频、不等占空比的任意半整数分频的较为通用的分频器,并通过QuartusII进行了功能仿真。     

应用于倍频电路的吞脉冲分频器设计

分析了应用于倍频电路的吞脉冲分频器的工作原理,建立了基于Simulink和FPGA的分频器模型.实验结果表明,该分频器可以实现双模分频功能,并能大幅度降低数字电路的功耗,为开发实用倍频电路提供了可行途径.     

基于FPGA的小数分频实现方法

提出了一种基于FPGA的小数分频实现方法。介绍了现有分频方法的局限性,提出一种新的基于两级计数器的分频实现方法,给出该方法的设计原理以及实现框图,利用软件对电路进行仿真,由仿真结果可以看出该方法可有效实现输入信号频率的小数调整,最后分析了方法的优缺点及其应用领域。实验结果表明,设计方法能够高精度地完成对信号频率的微调,并且频率转换时间被缩短到2.56μs。     

占空比为50%的数控分频器设计及实现

针对FPGA外部时钟信号过高的特点,在分析偶数分频和奇数分频的基础上,采用VHDL设计一种占空比为50%的数控分频器,并在QuartusⅡ环境下进行仿真实验。实验结果表明,设计方案是可行的,具有很强的实用价值。     

快速高精度除法算法的FPGA实现

为在现场可编程门阵列(FPGA)中实现快速高精度除法,在传统的倒数除法的基础上,提出一种改进算法.对倒数求解采用泰勒级数展开结合优化搜索逼近,求出各个分区间内的拟合一次两项式,再通过一次牛顿迭代提高精度.时序仿真结果表明,以该算法构建的除法器易于在FPGA上实现,时延仅为6个时钟周期,能达到2(-34)的有效精度和86...     

基于FPGA的高精度频率计

为了满足硬件工程师对高精度和高带宽测频仪器的需求,设计一种基于FPGA的高精度频率计。频率计包括外围的电压跟随电路和串口通信电路以及FPGA上的分频器模块、频率计量模块和串口通信模块,并使用Altera公司的Cyclone Ⅳ芯片作为控制核心。首先待测信号经过电压跟随器的稳压和隔离,然后将稳压信号接入分频器模块,分频器模块会把频率信号以1 kHz为界限分为低频和高频信号,并对低频信号和高频信号分别采用周期测频法和脉冲计数法测频。测量的频率数据可实时通过串口上传至上位机。经过测试,频率计能够实现1 Hz的精度、200 MHz的测频带宽以及多通道检测。     

基于CPLD的相对转速测量仪研制

介绍了一种新的基于CPLD的相对转速测量仪的原理和设计。以ispMACH4512芯片为核心,采用等精度频率测量法,设计了可设精度的十进制除法器。试验测试结果达到了设计精度,满足了发动机转速的测量要求。仪器的研制对发动机转速的监控和故障诊断具有非常重要的现实意义。     

一种基于SRT-8算法的SIMD浮点除法器的设计与实现

在科学计算、数字信号处理、通信和图像处理等应用中,除法运算是常用的基本操作之一。基于SRT 8除法算法,设计一个SIMD结构的IEEE 754标准浮点除法器,在同一硬件平台上能够实现双精度浮点除法和两个并行的单精度浮点除法。通过优化SRT 8迭代除法结构,提出商选择和余数加法的并行处理,并采用商数字存储技术降低迭代除法的计算延时,提高频率。同时,采用复用策略减少硬件资源开销,节省面积。实验表明,在40nm工艺下,本设计综合cell面积为18601.9681 μm2,运行频率可达2.5GHz,相对传统的SRT 8实现关键延迟减少了23.81%。     

Error-free algorithm and architecture of radix-10 logarithmic converter

The paper presents a fast algorithm to efficiently compute radix-10 logarithm of a decimal number. The algorithm uses a 32-bit floating-point arithmetic, and is based on a digit-by-digit iterative computation that does not require look-up tables, curve fitting, decimal-binary conversion, or division operations; the number of iterations depends on the precision defined by the user. Two numerical examples are shown for the purpose of illustration. The algorithm produces very accurate result with a maximum absolute error of 0.267 × 10⁻⁵ for a 32-bit precision. When implemented on to the Xilinx VirtexII FPGA, the pipelined architecture costs only 2632 logic cells, runs at a maximum frequency of 53.5 MHz, and consumes 117 mW of power. The design is very suitable for timing and accuracy critical applications and compliant with IEEE754-2008 standard.     

基于Goldschmidt算法的高性能双精度浮点除法器设计

针对双精度浮点除法通常运算过程复杂、延时较大这一问题,提出一种基于Goldschmidt算法设计支持IEEE-754标准的高性能双精度浮点除法器方法。首先,分析Goldschmidt算法运算除法的过程以及迭代运算产生的误差;然后,提出了控制误差的方法;其次,采用了较节约面积的双查找表法确定迭代初值,迭代单元采用并行乘法器结构以提高迭代速度;最后,合理划分流水站,控制迭代过程使浮点除法可以流水执行,从而进一步提高除法器运算速率。实验结果表明,在40 nm工艺下,双精度浮点除法器采用14位迭代初值流水结构,其综合cell面积为84902.2618 μm²,运行频率可达2.2 GHz;相比采用8位迭代初值流水结构运算速度提高了32.73%,面积增加了5.05%;计算一条双精度浮点除法的延迟为12个时钟周期,流水执行时,单条除法平均延迟为3个时钟周期,与其他处理器中基于SRT算法实现的双精度浮点除法器相比,数据吞吐率提高了3~7倍;与其他处理器中基于Goldschmidt算法实现的双精度浮点除法器相比,数据吞吐率提高了2~3倍。