A High-Speed CMOS Image Sensor With Column-Parallel Two-Step Single-Slope ADCs

This paper proposes a column-parallel two-step single-slope (SS) ADC for high-speed CMOS image sensors. Error correction scheme to improve the linearity is proposed as well. A prototype sensor of 320 $times$ 240 pixels has been fabricated with a 0.35- $muhbox{m}$ CMOS process. Measurement results demonstrate that the proposed ADC can achieve the conversion time of 4 $muhbox{s}$ , which is ten times faster than the conventional SS ADC. The proposed error correction effectively removes the dead band problem and yields DNL of $+hbox{0.53}/-!hbox{0.78}$ LSB and INL of $+hbox{1.42}/-!hbox{1.61}$ LSB. The power consumption is 36 mW from a supply voltage of 2.8 V.      

应用于CMOS图像传感器的高速全差分两步式ADC设计方法

由于传统的单斜式模数转换器(SS ADC)以及改进的各种架构串行两步式SS ADC普遍存在速度瓶颈问题,均无法满足工业界高帧率CMOS图像传感器的发展需求,该文提出一种应用于高帧率CMOS图像传感器的高速全差分两步式ADC设计方法。该ADC设计方法基于差动斜坡与时间数字转换(TDC)技术,将差动量化嵌套在两步式的量化中,形成了区别于串行量化的并行量化模式,不仅提升了数据量化的速率,而且保证了系统的一致性和鲁棒性;针对传统TDC技术与单斜式ADC的匹配性问题,提出了一种基于电平编码的TDC技术,在ADC量化的最后一个时钟周期内,在不提升系统时钟的情况下,完成时间数字转换,实现了更高精度的量化。该文基于55 nm 1P4M CMOS实验平台完成了所提方法的电路设计、版图设计和测试验证。在模拟电压3.3 V、数字电压1.2 V、时钟频率100 MHz、动态输入范围1.6 V的设计环境下,该文ADC设计精度为12 bit,转换时间仅有480 ns,列级功耗低至62 μW,DNL以最低有效位(LSB)计为+0.6/–0.6,INL以最低有效位(LSB)计为+1.2/–1.4,信噪失真比(SNDR)达到70.08 dB,与现有的先进单斜式ADC相比,ADC转换速度提高了52%以上,可以有效压缩行处理时间,为高帧率大面阵CMOS图像传感器的实现提供了有效的解决方案。     

Temporal Noise Analysis and Reduction Method in CMOS Image Sensor Readout Circuit

Temporal noise such as thermal and low-frequency noise (LF noise) in the CMOS imager readout circuit has been analyzed. In addition, the effect of correlated double sampling operation on the noise was included. We have derived an analytical noise equation for the specified readout circuit, and confirmed its validity by comparing it with the simulation result. Thermal noise model which is accurate in short-channel devices operating in saturation region was used. Since the in-pixel devices (source follower and selection transistor) of the readout circuit are relatively small in size, and thus exhibits random telegraph signal (RTS) noise, both 1/f and RTS noise were considered for their LF noise. Based on the analyzed noise components, we presented the noise reduction method by adjusting the transistors sizes in the readout circuit.     

一种用于CMOS图像传感器的Column-Level模数转换器

设计了一种用于CMOS图像传感器(CIS)的column-level模数转换器(ADC)。它由一种新型斜坡发生器构成,具有分辨率可调的特点,而且以简单的结构实现了高精度和低功耗,占用较小的版图面积。基于0.35μm2P4M标准CMOS工艺,8bit ADC转换时间约50μs,最大线性误差小于±0.5LSB。在分辨率为640×480pixel的CIS中,每列共用1个比较器,提高了传感器的吞吐速率,帧频约40fps;3.3V电压下ADC总功耗不超过27mW,占用版图面积约0.5mm2。     

应用于CMOS图像传感器的高速列级ADC设计

针对CMOS图像传感器的高速化设计提出了一种列级ADC电路,其采用单斜式ADC与TDC结合的方式,通过时钟信号约束比较器输出,在量化的最后一个时钟周期内产生与电压对应的时间差值.利用TDC将该差值转换为相应的数字码并与单斜式ADC的量化结果做差,实现高精度转换的同时显著提高了 ADC的量化速度.基于0.18 μm CM...     

用于CMOS图像传感器的列并行高精度ADC

设计了一种适用于CMOS图像传感器的列并行Single-slopeADC。采用的列并行ADC,同时对多数据源并行处理,增强了数据吞吐量,特别适用于CMOS图像传感器大像素阵列的数据处理。分析了影响ADC精度的因素,并给出了减小失调的方法。该ADC在0.35μm工艺下成功流片验证,测试结果表明,该ADC,在50MS/s的高数据吞吐量下,实现了CMOS图像传感器的8bit精度的设计要求和17.35mW的低功耗,以及0.62mm2的芯片面积。ADC的DNL=0.8LSB,INL=1.096LSB。     

CMOS图像传感器面临噪音问题挑战

随着数字相机市场的快速增长和消费者对新功能的需求,CMOS图像传感器迎来迅速发展时期。过去,大多数这类电子产品都使用电荷耦合器件(CCD)作为图像传感器。现在,人们要求产品必须拥有更大的带宽和更低的功耗,而CCD在结构上的缺陷使它难以满足这种需求。正因为如此,CMOS图像传感器才有了取代CCD的可能。     

低噪声CMOS图像传感器的重点专利分析

随着大规模集成电路设计和信号处理技术的提高,CMOS图像传感器日益受到重视,成为固态图像传感器的研究热点,但是噪声仍是制约CMOS图像传感器发展的重要因素之一.针对低噪声的CMOS图像传感器技术领域的专利文献,给出了该领域主要申请人的申请量分布图,并对该领域的重要专利进行分析,介绍了前5位重要专利的技术特点.     

一种应用于CMOS图像传感器的列级高精度ADC设计

针对CMOS图像传感器高精度和低功耗的需求,设计了一种14位列级模数转换器(ADC)。在传统斜坡式模数转换器(RAMP ADC)架构基础上,采用了3位逐次逼近型模数转换器(SAR ADC)与11位RAMP ADC相结合的两步式结构,有效缩短了量化时间。RAMP ADC部分采用高低时钟的计数方法,可显著降低计数区间内的功耗。同时,提出了RAMP-SAR-RAMP切换的相关双采样逻辑,可进一步减少静态随机存取存储器(SRAM)数量,从而缩小版图面积。采用0.18μm标准CMOS工艺进行仿真,结果表明:在600 MHz时钟、单沿计数的工作模式下,ADC量化时间为9.32μs,在1.8 V数字电源电压下,计数区间内功耗均值为8.51μW。     

一种应用于CMOS图像传感器的片上内插式ADC设计

设计了一种用于1024×1024CMOS图像传感器的内插式模数转换器（ADC）结构。转换采用并行处理方式,采用内插式结构,与流水线ADC相比速度更快。电路采用失调纠正技术和衬底驱动技术设计了1个低失调电压的前置全差分两级跨导运算放大器（OTA）,PMOS管作为电阻产生与锁存阈值电压相交的基准电压,具有较高的精度。基于0．35μmCMOS工艺的仿真结果表明,该ADC的DNL=0．45LSB,INL=0．65LSB,可以满足CMOS图像传感器芯片级ADC的高速高精度要求。     

用于CMOS图像传感器的12位低功耗单斜坡模数转换器设计

 本文提出了一种应用于CMOS图像传感器中的高精度低功耗单斜坡模数转换器(single slope analog-to-digital converter)设计方案.该ADC方案由可变增益放大器、前置预放大器和动态锁存比较器组成.相比现有的设计方案,本文提出的电路在不牺牲噪声性能的前提下,具有更低的功耗和更小的芯片面积.通过集成列并行的单斜坡模数转换器在最新设计的高精度高速CMOS图像传感器设计中,实验结果证明了设计的有效性.     

用于CMOS图像传感器内置流水线ADC的采样/保持电路

设计了用于CMOS图像传感器内置流水线ADC的采样/保持电路,该电路具有10位采样精度和50 MHz采样速率,采用开关电容电荷重分布式结构,加入图像传感器的黑光校准功能。放大器采用全差分套筒式共源共栅增益增强型结构,保证了所需的增益和带宽。电路采用0.18μmCMOS工艺实现。HSPICE仿真结果表明,电路可在5 ns内达到0.05%的精度;对于24.0218 MHz、±0.5 V摆幅的正弦输入信号,SNDR和SFDR分别达到62.47 dB和63.73 dB,满足系统要求。     

用于CMOS图像传感器的双极结型光栅晶体管特性的数值模拟与分析

提出一种用于CMOS图像传感器的新型光电检测器--双极结型光栅晶体管,并建立了其解析模型.基于0.6μm CMOS工艺参数的模拟结果表明双极结型光栅晶体管具有传统光栅晶体管的特性,但与传统光栅器件相比,随着入射光功率的增加,双极结型光栅晶体管的光电流密度呈指数式增长,且其蓝光响应特性得到改善.     

低噪声CMOS图像传感器技术研究综述

文章总结了低噪声CMOS图像传感器代表性关键技术的最新研究进展。从CMOS图像传感器架构及各模块设计的角度,介绍了有源像素结构和图像传感器架构,分析了广泛采用的像素内源跟随CMOS图像传感器读出电路及其噪声等效模型,重点介绍了低噪声CMOS图像传感器关键技术,包括共享参考像素差分共源放大器技术、相关多采样技术、像素内斩波技术,以及相关技术的电路级实现方式。     

用于CMOS图像传感器的双极结型光栅晶体管特性的数值模拟与分析

提出一种用于CMOS图像传感器的新型光电检测器———双极结型光栅晶体管 ,并建立了其解析模型 .基于0 6 μmCMOS工艺参数的模拟结果表明双极结型光栅晶体管具有传统光栅晶体管的特性 ,但与传统光栅器件相比 ,随着入射光功率的增加 ,双极结型光栅晶体管的光电流密度呈指数式增长 ,且其蓝光响应特性得到改善 .     

CMOS图像传感器中数字噪声抑制技术研究

设计了一种可以降低CMOS图像传感器(CIS)中数字噪声对模拟信号影响的时序.在时序控制电路中加入了门控时钟,使数字电路各模块可分时工作,在模拟电路采样阶段保持静止以抑制噪声.理论分析和测试结果表明,采样阶段噪声减小70%,其他时间噪声减小20%.     

一种应用于CMOS图像传感器数字双采样ADC的PGA电路

提出了一种应用于CMOS图像传感器数字双采样模数转换器(ADC)的可编程增益放大器(PGA)电路。通过增加失调采样电容,采集PGA运放和电容失配引入的失调电压,在PGA复位阶段和放大阶段进行相关双采样和放大处理,通过数字双采样ADC将两个阶段存储电压量化,并在数字域做差,降低了PGA电路引入的固定模式噪声。采用0.18μm CMOS图像传感器专用工艺进行仿真,结果表明:在输入失调电压-30~30mV变化区间,提出的PGA的输出失调电压可以降低到1mV以下,相比传统PGA输出失调电压随输入失调电压单倍线性关系而言大大降低了列固定模式噪声。     

CMOS影像传感器

CMOS的发展 刚开始时,人们认为CMOS影像传感器的感应表现远远不及CCD影像传感器.CMOS的实际的应用也都是相当简单、初级的应用,一个典型的例子就是传统的馈纸式传真机,传真机内应用了黑白灰阶感应的CMOS影像传感器,用作感应纸张内容,然后将感应的内容通过电话传递到另一端.     

Global Shutter CMOS Image Sensor With Wide Dynamic Range

A novel concept for global shutter CMOS image sensors with wide dynamic range (WDR) implementation is presented. The proposed imager is based on the multisampling WDR approach and it allows an efficient global shutter pixel implementation achieving small pixel size and high fill factor. The proposed imager provides wide DR by applying adaptive exposure time to each pixel, according to the local illumination intensity level. Two pixel configurations, employing different kinds of a 1-bit in-pixel memory were implemented. An imager, including two different pixels was designed and simulated in 0.18-mum CMOS technology. System architecture and operation are discussed and simulation results are presented.