一种压缩DFA的高效FPGA实现

目前,面向网络流实时处理的正则表达式匹配技术面临两方面的挑战:一方面,复杂或大规模规则集会导致DFA存储空间爆炸的问题;另一方面,传统计算机的串行DFA匹配技术很难满足对高速主干网的线速深度包检测。本文提出了一个基于改进游程编码的DFA压缩算法,并在FPGA上高效实现了该压缩DFA的匹配引擎。测试结果表明规则集的单个DFA的吞吐率均大于800Mbps,在FPGA块内存最大利用率情况下的理论最大吞吐率达到49.5Gbps。     

一种基于智能有限自动机的正则表达式匹配算法

本文提出了一种基于智能有限自动机(Smart Finite Automaton,SFA)的正则表达式匹配算法,在XFA的分支迁移边上增加额外的判断操作指令,消除XFA的回退迁移边,避免不必要的状态迁移操作.实验结果表明,SFA提高了正则表达式匹配的时空效率,与XFA相比,在存储空间开销上减少了44.1％,在存储器访问次数上减少了69.1％.     

基于多维立方体的正则表达式匹配算法

针对特定条件下含有“.*”的正则表达式规则相互作用产生的状态爆炸问题,本文提出一种基于多维立方体的确定性有限自动机（Deterministic Finite Automaton,DFA）结构,将冗余状态按维度划分并压缩,并设计相应的多维立方体确定性有限自动机（Multi-Dimension-Cube-DFA,M-D-Cube-DFA）算法,通过构造动态交点的方法实现等价的状态转移.理论分析和仿真实验表明,与DFA算法相比,在维持时间复杂度不变的基础上对状态数目和存储空间进行了对数级别压缩.     

基于状态约束的大规模正则表达式匹配算法

通过观察不确定有限自动机NFA到确定性有限自动机DFA的转化过程,分析内存增长的原因,提出了一种基于状态间约束关系的正则表达式匹配算法Group2-DFA。Group2-DFA通过两级分组,利用状态间的约束关系,将原始NFA转化为NFA和DFA的混合结构。实验表明,在保持一定处理速率的前提下,Group2-DFA能够有效地减少内存占用。在300条规则下,Group2-DFA吞吐率能够达到1Gbps,并且减少约75%的状态数。     

基于FPGA的正则表达式匹配引擎设计

为了提高硬件正则表达式匹配引擎的吞吐率和状态信息存储效率,设计了一种可以多字节并行处理的正则表达式匹配结构,引入了"失效状态"的概念,并且结合Bloom Filter的思想,对状态机进行了过滤和分类匹配。最后在FPGA上进行了验证和测试,结果表明,该匹配引擎有效节约了状态信息存储所需的空间,提高了正则表达式的匹配速率。     

基于两级存储的正则表达式匹配技术

为解决正则表达式匹配中内存需求与检测性能的矛盾,首次提出两级存储的匹配方案。将马尔可夫链理论应用于自动机,通过求解稳态向量,得到各状态被随机访问的概率。将高概率的状态表项配置在FPGA嵌入存储器中,低概率的状态表项配置在SRAM中。使用L7-filter规则集进行实验,吞吐量达到33Gbit/s,匹配性能比将状态表完全存储在SRAM中提高了50倍。     

基于规则模板的正则表达式分组算法

采用规则分组的方法解决确定型有限自动机(Deterministic Finite Automata,DFA)状态爆炸问题,随着分组数目的增加,匹配效率大大降低.本文提出正则表达式的输入驱动特性理论,并基于此提出了基于规则模板的分组算法——模板有限自动机.模板有限自动机算法基于规则模板对规则集进行分组,各分组分别构建匹配引擎.理论分析和实验表明,与典型的DFA改进算法相比,预处理时间和存储空间有2～3个数量级别的缩减,且匹配效率没有明显降低.     

基于多维有限自动机的DFA改进算法

多个正则表达式规则编译成一个DFA(deter minister finite automata)时,会产生状态爆炸、存储急剧增加的现象。针对最严重的状态爆炸问题,从信息论的角度给出了解释,并提出多维数学模型,将冗余状态分为0维状态和1维状态,通过前者按照维度压缩,后者动态构建的方法将空间复杂度降到理论下界,并在此基础上提出多维有限自动机(MFA, multi-dimensional finite automata)。实验表明,MFA构造时间比XFA略少,比DFA、STT冗余压缩算法和Hybrid-FA降低了2~3个数量级;存储空间比XFA略高,比DFA、STT冗余压缩算法、mDFA、Hybrid-FA降低了1~2个数量级;匹配时间比DFA、Hybrid-FA略多,但是比XFA略少,比STT冗余压缩算法和mDFA降低了1~2个数量级。     

基于TCAM的低能耗正则表达式匹配算法

提出一种基于字符索引的正则表达式匹配算法,对确定型有限自动机（DFA, deterministic finite automaton）的字母表和状态进行分离存储,构建字符索引,减少匹配时激活的TCAM块数,显著降低TCAM能耗。实验结果表明：与DFA相比,基于字符索引的DFA（CIDFA, character-indexed DFA）在能耗上平均减少了92.7%,在存储空间开销上平均减少了32.0%,在吞吐量上平均提高了57.9%。     

一种高速直接数字频率合成器及其FPGA实现

介绍了一种用于QAM调制和解调的直接数字频率合成器,该电路同时输出10位正弦和余弦两种波形,系统时钟频率为50MHz,信号的谐波小于－72dB。输出信号的范围为DC到25MHz,信号频率步长为0．0116Hz,相应的转换速度为20ns,建立时间延迟为4个时种。直接数字合成器（DDFS）采用一种有效查找表的方式生成正弦函数,为了降低ROM的大小,采用了1／8正弦波形函数压缩算法。直接数字频率合成器的数字部分由Xilinx FPGA实现,最后通过数模转换器输出。     

基于硬件的快速正则表达式匹配方法

网络应用中基于正则表达式特殊模式识别技术是比较新颖的一门学科。基于NFA的方法速率较慢,而基于DFA的执行算法会耗费大量的存储空间。文中提出一种分组模式处理方法,将序列庞大的正则表达式编译为少量的DFA,然后利用多核处理器来并行地处理分组模式,在不明显增加内存耗费的情形之下增加了正则表达式的匹配速率。     

基于 GPU 加速的并行字符串匹配算法

在分析了经典的串行字符串匹配算法（BF ,KMP ,BM ,BDM ,Shift -And/Shift -Or ,ZZL）基础上,对ZZL算法的预处理过程进行改进,并结合GPU的单指令多线程的并行计算特点,对ZZL算法进行并行改进,以达到处理大规模数据的速度提升。     

基于DSP和FPGA的高速图像压缩系统设计

设计了一种以DSP(数字信号处理器)和FPGA(现场可编程门阵列)为核心的图像压缩系统.在处理速度上具有一定优势,能够完成基于DWT(离散小波变换)和EBCOT(优化截取的嵌入式块编码)图像压缩算法的实时图像压缩,且系统具有可重构性,能够容易地用来实现其他的图像处理算法.     

基于像素连通特征的一种快速图像匹配算法

针对基于灰度相关的图像匹配方法速度慢的特点,提出了一种基于像素连通特征的快速图像匹配算法。算法先利用一定的像素分类原则,将所有像素分为5类,再按照一定的连接原则按列统计每个模板列长度的连通分量个数。用模板各列的连通分量个数与待搜索图的各统计值进行串模式匹配。分析及实验结果表明,算法在保持较高匹配精度的同时,运算速度显著提高。     

基于恒等子图搜索的点模式匹配算法

点模式匹配问题是计算机视觉和模式识别领域中的一个重要课题,但由于噪声、视场等因素始终难以完全解决.通过构建点模式关系图,把点模式匹配问题转化为关系图最大恒等子图搜索问题,由此给出图、子图、图同构和恒等、支持顶点对及支持顶点对集的概念并对它们满足的一些性质和定理进行了证明,最后提出了一种对最大恒等子图搜索的有效算法,在对...     

Optimization of Pattern Matching Circuits for Regular Expression on FPGA

Regular expressions are widely used in the network intrusion detection system (NIDS) to represent attack patterns. Previously, many hardware architectures have been proposed to accelerate regular expression matching using field-programmable gate array (FPGA) because FPGAs allow updating of new attack patterns. Because of the increasing number of attacks, we need to accommodate a large number of regular expressions on FPGAs. Although the minimization of logic equations has been studied intensively in the area of computer-aided design (CAD), the minimization of multiple regular expressions has been largely neglected. This paper presents a novel sharing architecture allowing our algorithm to extract and share common subregular expressions. Experimental results show that our sharing scheme significantly reduces the area of pattern matching circuits for regular expression.     

WCDMA速率适配算法的FPGA实现

为了支持多媒体业务的传输、第三代移动通信WCDMA系统采用了独特的编码复接方案，同时也加大了系统复杂度，并引入了较长的处理时延。速率适配算法是业务复用方案的核心算法。本文具体提出了在FPGA中进行模块合并、产生凿孔图样进行比特积攒搬移的实现方案，缩短了处理延时、大大提高了系统的处理能力。