一种基于RISC结构单片机的数字乘法器的设计

介绍了一种8位RISC结构单片机中乘法器的设计方法，分析了移位相加、加法器树、Booth编码一移位相加等多种乘法器的工作原理，并采用Synopsys综合工具实现了这些乘法器。综合及仿真结果表明，根据该8位RISC结构单片机特点设计的Booth编码一移位相加乘法器较之其它类型乘法器速度提高很多，而面积仅比最小的移位相加乘法器增加不到18％。从速度和面积两方面综合考虑，是较好的设计方案。     

基于新型4-1压缩器的低功耗近似乘法器北大核心

随着云计算、物联网和人工智能等技术的快速发展，终端设备在硬件资源和能耗上面临巨大挑战。为了降低运算单元的功耗，文章提出了两种基于新型4-1压缩器的低功耗近似乘法器。通过分析4-1压缩器的误差，设计了误差补偿单元并应用在乘法器中，降低了近似乘法器的精度损失。仿真结果显示，与精确乘法器相比，提出的两种8位无符号数近似乘法器在延时上分别降低了5.67%和18.23%,在面积上分别降低了6.54%和20.36%,在功耗上分别降低了15.83%和30.94%。最后，在图像锐化实验中，提出的设计表现优秀，验证了其在可容错应用中的有效性。     

一种32位高速浮点乘法器设计

文章介绍一种32位浮点乘法器软IP的设计,其部分积缩减部分采用修正Booth算法,部分积加法采用4-2压缩树结构,最终carry、sum形式部分积采用进位选择加法器完成,乘法器可以进行32位浮点数或24位定点数的乘法运算。采用VerilogHDLRTL级描述,采用SMIC0.18μm工艺库进行综合,门级仿真结果表明乘法器延时小于4.05ns。     

一种改进的基4-Booth编码流水线大数乘法器设计

大数乘法器是密码算法芯片的引擎,它直接决定着密码芯片的性能.由此提出了一种改进的基4-Booth编码方法来缩短Booth编码的延时,并提出了一种三级流水线大数乘法器结构来完成256位大数乘法器的设计.基于SMIC0.18μm工艺,对乘法器设计进行了综合,乘法器的关键路径延时3.77ns,它优于同类乘法器.     

基于新型部分积生成器和提前压缩器的乘法器设计

为了提高乘法器性能,采用基4 Booth编码算法设计Booth编码器,使用华莱士树压缩结构设计16 bit有符号数乘法器;针对部分积生成的复杂过程提出一种新的部分积生成器,同时进行部分积的产生与选择,提高了部分积生成效率;针对压缩过程中的资源浪费,提出一种部分积提前压缩器,将某几位部分积在进入压缩树之前进行合并,减少了压缩单元的使用。基于28 nm工艺对乘法器进行逻辑综合,关键路径延时为0.77 ns,总面积为937.3μm²,功耗为935.71μW,能够较好地提升乘法器的面积利用率和运算性能。     

基于16位定点DSP的并行乘法器的设计

设计了一种用于1 6位定点DSP中的片内乘法器.该乘法器采用了改进型Booth算法,使用CSA构成的乘法器阵列,并采用跳跃进位加法器实现进位传递,该设计具有可扩展性,并提出了更高位扩展时应改进型方向.设计时综合考虑了高性能定点DSP对乘法器在面积和速度上的要求,具有极其规整的布局布线.     

基于新型压缩树的近似Booth乘法器

随着大数据、云计算、物联网等技术的兴起,终端设备在硬件开销和供电方面面临巨大挑战,对于新型高效低功耗运算单元的需求日益迫切。针对运算单元功耗高的问题,提出了一种新型高效低功耗的近似Booth乘法器,可应用于图像处理、多媒体处理、模式识别等可容错应用领域。实验结果表明,与已有乘法器相比,所提出的近似Booth乘法器在功耗和延时方面分别降低了19.3%和28.6%,在面积方面节省了29.0%。同时,所提出的近似Booth乘法器的运算精度也具备一定的优势。最后,在高斯滤波的应用中验证了所提出的近似Booth乘法器的实用性。     

一种适于VLSI实现的并行乘法器结构

本文首先讨论了数据格式与改进Booth算法的关系。用简化部分积的扩展符号位所在全加器的连接的方法提出了一种适于VLSI实现的并行乘法器结构。该结构已用于16×16和12×12高速乘法累加器的全定制设计中。     

一种可嵌入MCU的8位高速乘法器的设计

介绍了一种可嵌入微控制器的8位乘法器的设计.采用基4 Booth算法产生部分积,用一种改进的压缩阵列结构压缩部分积;同时,采用一种减少符号扩展的技术,优化压缩结构的面积,最终对压缩的数据采用超前进位加法器求和电路得到乘积.整个设计采用Verilog HDL进行结构级描述,基于SMIC 0.18 μm标准单元库,由Synopsys的DC进行逻辑综合.结果显示,设计的乘法器电路时间延迟为5.31 ns,系统时钟频率达188 MHz.     

一种基于近似压缩器的低功耗近似乘法器

随着物联网的快速发展,智能终端设备在硬件资源和供电上受到较强限制,迫切需要低功耗的新型运算单元。针对运算单元功耗高的问题,提出了一种基于近似压缩器的低功耗近似乘法器,用于图像处理、深度学习等可容错应用领域。实验结果表明,相比于现有近似乘法器,该近似乘法器降低了30.70%的功耗和26.50%的延迟,节省了30.23%的芯片面积,在功耗延迟积(PDP)和能量延迟积(EDP)方面均优化了43%以上。在计算精度方面同样具有一定优势。最后,在图像滤波应用中验证了该近似乘法器的有效性。     

基于Booth\CSD混合编码的模 乘法器的设计

在余数系统的设计中,模加法器和模乘法器的设计处于核心地位,尤其是模乘法器的性能,是衡量余数系统系能的主要标志之一。文中先推导出Booth编码下的模 乘法器设计的算法,然后针对Booth编码模乘法器设计中译码电路复杂的问题,提出了一种基于Booth/ CSD混合编码的模乘法器设计方法,基于Booth/CSD编码的模乘法器部分积的位宽相对传统的Booth编码乘法器而言,减少了50%;经试验证明,与传统的基-Booth编码的模乘法器相比这种混合编码的模乘法器的速度提高了5%,面积减少24.7%。     

32位高性能浮点乘法器芯片设计研究

介绍了FFT（快速傅里叶变换）系统中32位高性能浮点乘法器的芯片设计。其中24位定点乘法部分采用两种不同的结构进行对比：经典的阵列式结构和改进Booth编码的树状4：2列压缩结构,后者提高了乘法器的性能。整个设计采用Verilog HDL语言进行RTL（寄存器传输级）描述,并在Quartus Ⅱ平台下完成了FPGA（现场可编程门阵列）仿真验证,然后结合synopsys逻辑综合工具Design Compiler以及TSMC0．18μmCMOS工艺库完成了综合后仿真。最后,将综合后得出的网表送入后端设计工具Apollo进行了自动布局布线。本次设计采用流水线技术,系统时钟频率可达250MHz。     

基于FlexRay总线的静态段带宽利用率研究

为提高FlexRay网络的带宽利用率,文中对FlexRay静态段参数和传输中消息的长度进行了研究。针对静态段参数数学模型和静态消息帧长度差异过大造成大量带宽浪费的情况,分别提出了MATLAB的优化函数和将部分较长消息分割成两个长度相同消息进行分配方法。文中阐述了将FlexRay静态段数学模型转化为非线性规划的问题,所提的分配方法考虑了分割后的消息在编码过程中增加的无效比特数对整个网络的影响。数值实验表明,该方法可以在理论最优带宽利用率的基础上实现进一步提高。     

FPGA中专用可重构乘法器的设计

提出了一种新的嵌入在FPGA中可重构的流水线乘法器设计. 该设计采用了改进的波茨编码算法,可以实现18×18有符号乘法或17×17无符号乘法. 还提出了一种新的电路优化方法来减少部分积的数目,并且提出了一种新的乘法器版图布局,以便适应tile-based FPGA 芯片设计所加的约束. 该乘法器可以配置成同步或异步模式,也可以配置成带流水线的模式以满足高频操作. 该设计很容易扩展成不同的输入和输出位宽. 同时提出了一种新的超前进位加法器电路来产生最后的结果. 采用了传输门逻辑来实现整个乘法器. 乘法器采用了中芯国际0.13μm CMOS工艺来实现,完成18×18的乘法操作需要4.1ns. 全部使用2级的流水线时,时钟周期可以达到2.5ns. 这比商用乘法器快29.1%,比其他乘法器快17.5%. 与传统的基于查找表的乘法器相比,该乘法器的面积为传统乘法器面积的1/32.     

FPGA中专用可重构乘法器的设计

提出了一种新的嵌入在FPGA中可重构的流水线乘法器设计.该设计采用了改进的波茨编码算法,可以实现18×18有符号乘法或17×17无符号乘法.还提出了一种新的电路优化方法来减少部分积的数目,并且提出了一种新的乘法器版图布局,以便适应tilebased FPGA芯片设计所加的约束.该乘法器可以配置成同步或异步模式,也町以配置成带流水线的模式以满足高频操作.该设计很容易扩展成不同的输入和输出位宽.同时提出了一种新的超前进位加法器电路来产生最后的结果.采用了传输门逻辑来实现整个乘法器.乘法器采用了中芯国际0.13μm CMOS工艺来实现,完成18×18的乘法操作需要4.1ns.全部使用2级的流水线时,时钟周期可以达到2.5ns.这比商用乘法器快29.1%,比其他乘法器快17.5%.与传统的基于查找表的乘法器相比,该乘法器的面积为传统乘法器面积的1/32.     

DSP专用高速乘法器的设计

介绍了一种DSP专用高速乘法器的设计方法.该乘法器采用了最优化Booth编码算法,降低了部分乘积的数目,采用Wallace Tree最优化的演算法和快速超前进位加法器来进一步提高电路的运算速度.该乘法器在一个时钟周期内可以完成16位有符号/无符号二进制数乘法运算和复乘运算,在slow corner下最高频率可达220MHz以上.本乘法器是一DSP内核的专用乘法单元,整个设计简单高效.     

43位浮点流水线乘法器的设计

提出一种浮点流水线乘法器IP芯核。该乘法器采用改进的三阶Booth算法减少部分积数目,提出了一种压缩器混用的Wallace树结构压缩阵列,并对关键路径中的5-2压缩器、4—2压缩器和64位CLA加法器进行了优化设计,有效降低了乘法器的延时和面积。经FPGA仿真验证表明,该乘法器运算能力比Altera公司近期提供的同类乘法器单元快15．4％。