5 Msample/s两倍增益差分采样/保持电路的设计和分析

设计和分析了一种用于10位分辨率,5 MHz采样频率流水线式模数转换器中的差分采样/保持电路.该电路是采用电容下极板采样、开关栅电压自举、折叠式共源共栅技术进行设计,有效地消除了开关管的电荷注入效应、时钟馈通效应引起的采样信号的误差,提高了采样电路的线性度,节省了芯片面积、功耗.电路是在0.6 μm CMOS工艺下进行模拟仿真,当输入正弦波频率为500 kHz,采样频率为5 MHz时,电路地无杂散动态范围(SFDR)为75.4 dB,能够很好的提高电路的信噪比,因此该电路适用于流水线式模数转换器.     

一种用于流水线ADC采样保持电路的设计

介绍一种用于流水线ADC的采样保持电路。该电路选取电容翻转式电路结构,不仅提高整体的转换速度,而且减少因电容匹配引起的失真误差;同时使用栅压自举采样开关,有效地减少了时钟馈通和电荷注入效应;采用全差分运算放大器能有效的抑制噪声并提高整体的线性度。该采样保持电路的设计是在0.5μm CMOS工艺下实现,电源电压为5 V,采样频率为10 MHz,输入信号频率为1 MHz时,输出信号无杂散动态范围(SFDR)为73.4 dB,功耗约为20 mW。     

一种用于高速高精度A/D转换器的自举采样电路

介绍了一种新型的CMOS自举采样电路。该电路适用于12位100 MHz采样频率的A/D转换器。采用P型栅压自举开关补偿技术,可以有效地克服采样管导通电阻变化引入的非线性失真,提高采样精度。仿真结果表明,采样时钟频率为100 MHz时,输入10 MHz信号,可得信噪失真比(SNDR)为102 dB,无杂散动态范围(SFDR)为103 dB。信号频率达到采样频率时,仍有超过85 dB的SNDR和87 dB的SFDR,满足高速高精度流水线A/D转换器对采样开关线性度和输入带宽的要求。电路采用SMIC 0.18μm CMOS数模混合工艺库实现,电源电压为1.8 V。     

一种新型栅压自举采样开关

基于SMIC 0.18 μm CMOS工艺,设计了一种新型的栅压自举采样开关。采用镜像结构,增加了自举电容。采用时钟控制反相器,减少了MOS采样开关管的栅极节点寄生电容。这些措施有效抑制了电荷共享效应,提高了线性度,提高了采样开关的导通、关断速度。仿真结果表明,在6.25 MHz频率、0.8 V输入正弦波信号、100 MHz采样频率的条件下,该栅压自举采样开关的SFDR为111.3 dBc,SNDR为108.9 dB。     

一种高性能14位采样保持电路

设计了一种应用于流水线型模数转换器的14位100 MHz采样保持电路,并在电路设计中,提出了一种改进型的栅压自举采样开关电路。在不增加电路复杂性的情况下,栅压自举采样开关电路可以有效地增加采样开关管的开启时间和关断时间,以及电路的可靠性。采样保持电路采用电容翻转式结构,以及采用增益提高的全差分折叠式共源共栅跨导放大器来实现。采用SMIC 1.8 V/3.3 V 0.18 μm 1P6M CMOS工艺对电路进行设计与仿真。仿真结果显示,在10.009765 MHz输入信号,100 MHz工作频率下,输出信号的无杂散动态范围(SFDR)为95.9 dB,与传统自举开关相比,提高了16.3 dB。     

10 bit 80 Msample/s流水线ADC的电路级设计

实现了0.18μmCMOS模拟工艺、1.8V电源电压下10位分辨率、80MHz采样率的流水线ADC的电路级设计,采用栅压自举的采样开关和增益提升运放保证ADC的精度;采用复位结构的SHC和MDAC消除运放失调电压的影响;采用动态比较器并优化每级电容以降低功耗.当输入信号幅度为1Vpp时,ADC在整个量化范围内无失码,当输入信号频率为39MHz时,可获得71.6dB的无失真动态范围和60.56dB的信噪失真比.     

一种新型高线性度MOS采样开关

提出了一种提高MOS采样开关线性度的新方法。通过采用电阻分压电路实现一个处于线性工作状态的“复制”MOS管,使其与采样MOS管具有相同的阈值电压。较之传统栅压自举开关,此新型MOS采样开关能够消除由于阈值电压随输入信号变化所产生的非线性。基于Char-tered 0.35μm标准CMOS工艺设计的新型采样开关,在输入信号为30 MHz正弦波,峰-峰值为1V,采样时钟频率为80 MHz时,无杂散动态范围达到了110 dB,较之自举采样开关提高了12 dB左右;同时,导通电阻的变化减小了90%。     

用于12 bit 40 MS/s低功耗流水线ADC的采样保持电路

设计了一个可降低12 bit 40 MHz采样率流水线ADC功耗的采样保持电路。通过对运放的分时复用,使得一个电路模块既实现了采样保持功能,又实现了MDAC功能,达到了降低整个ADC功耗的目的。通过对传统栅压自举开关改进,减少了电路的非线性失真。通过优化辅助运放的带宽,使得高增益运放能够快速稳定。本设计在TSMC0.35μm mix signal 3.3 V工艺下实现,在40 MHz采样频率,输入信号为奈奎斯特频率时,其动态范围(SFDR)为85 dB,信噪比(SNDR)为72 dB,有效位数(ENOB)为11.6 bit,整个电路消耗的动态功耗为14 mW。     

用于10位100 MS/s流水线A/D转换器的采样保持电路

设计了一个用于10位100 MHz采样频率的流水线A/D转换器的采样保持电路。选取了电容翻转结构;设计了全差分套筒式增益自举放大器,可以在不到5 ns内稳定在最终值的0.01%内;改进了栅压自举开关,减少了与输入信号相关的非线性失真,提高了线性度。采用TSMC 0.25μm CMOS工艺,2.5 V电源电压,对电路进行了仿真和性能验证,并给出仿真结果。所设计的采样保持电路满足100 MHz采样频率10位A/D转换器的性能要求。     

适用于中频采样的CMOS自举采样开关

分析了影响CMOS采样开关性能的非理想因素,针对中频采样A/D转换器对采样开关特性的要求,改进得到了一种新型的CMOS自举采样开关.较之传统栅压自举开关,此新型MOS采样开关能够消除由于阈值电压随输入信号变化所产生的非线性.基于0.18 μm标准CMOS数模混合工艺对电路进行了模拟,模拟结果显示,在输入信号为2.39 MHz正弦波,峰峰值为2V,采样时钟频率为100 MHz时,开关的无杂散动态范围达到116.7 dB,较之传统自举采样开关提高了15dB左右.试验结果表明该栅增压电路非常适用于高速中频采样.     

一种10位50MHz流水线模数转换器的设计

采用每级1.5 bit和每级2.5 bit相结合的方法设计了一种10位50 MHz流水线模数转换器。通过采用自举开关和增益自举技术的折叠式共源共栅运算放大器,保证了采样保持电路和级电路的性能。该电路采用华润上华(CSMC)0.5μm 5 V CMOS工艺进行版图设计和流片验证,芯片面积为5.5 mm2。测试结果表明:该模数转换器在采样频率为50 MHz,输入信号频率为30 kHz时,信号加谐波失真比(SNDR)为56.5 dB,无杂散动态范围(SFDR)为73.9 dB。输入频率为20 MHz时,信号加谐波失真比为52.1 dB,无杂散动态范围为65.7 dB。     

一种1.8V 10位100Ms/s流水线模数转换器设计

针对自举开关中的寄生效应和导通电阻的非线性问题提出了一种新的低压低电阻的自举开关.同时利用增益增强技术设计高直流增益和高单位增益带宽的运放,从而保证采样保持电路和子级电路的性能.基于以上技术,设计了一个10位100Ms/s流水线模数转换器,该模数转换器用0.18μm CMOS工艺流片验证.经测试,该模数转换器可以在采样率为100MHz,输入频率分别为在6.26和48.96MHz的情况下分别获得54.2和49.8dB的信噪比.     

一种低功耗高性能自举采样开关

提出了一种基于TSMC 40 nm/0.9 V CMOS工艺设计的适用于音频范围的低功耗高性能栅压自举采样开关电路。通过PMOS晶体管的衬底和漏极相连接代替了时钟放大模块,极大降低了电路整体的功耗。在输入端增加了一个NMOS晶体管,随着开关时钟的开启/关闭,通过抑制核心采样晶体管的体效应,可以有效提高开关线性度。鉴于音频信号的范围,选用频率为19.53 kHz、幅值为0.3 V的正弦波信号进行10 MHz采样频率的高速采样仿真,与传统结构相比,有效位数(ENOB)、信噪比(SNR)、无杂散动态范围(SFDR)和总谐波失真(THD)四项性能指标分别提升了5.5%、3.7%、13.8%和5.4%,并且功耗降低了36.8%。     

高性能栅压自举开关的设计

对模数转换器中的传统开关电路的导通电阻进行了详细的理论分析,提出了一种互补型栅压自举开关电路.该电路结构相比于传统开关,通过少量的功耗代价换取了更优的频域性能,在不同工艺角下具有更好的鲁棒性,适用于先进工艺下的低电压工作环境.互补型栅压自举开关电路采用28 nm工艺设计,在1V的电源电压下,对800fF的负载电容进行速率为800 MS/s的采样,在低频输入下(181.25 MHz)实现的无杂散动态范围(SFDR)为89 dB,四倍奈奎斯特输入频率下(1 556 MHz)实现的SFDR为65 dB,开关电路面积为80 μm×20 μm.     

一种带二进制校正的10位100 MS/s SAR ADC

基于SMIC 65 nm CMOS工艺,设计了一种带二进制校正的10位100 MS/s逐次逼近型模数转换器(SAR ADC),主要由自举开关、低噪声动态比较器、电容型数模转换器(C-DAC)、异步SAR逻辑以及数字纠错电路组成。电容型数模转换器采用带2位补偿电容的拆分单调电容转换方案,通过增加2位补偿电容,克服了电容型数模转换器在短时间内建立不稳定和动态比较器失调电压大的问题,使SAR ADC的性能更加稳定。数字纠错电路将每次转换输出的12位冗余码转换成10位的二进制码。使用Spectre进行前仿真验证,使用Virtuoso进行版图设计,后仿真结果表明,当电源电压为1.2 V、采样率为100 MS/s、输入信号为49.903 MHz时,该ADC的SNDR达到58.1 dB,而功耗仅为1.3 mW。     

一种12位2 GS/s BiCMOS采样保持电路

基于130 nm BiCMOS工艺,设计了一种12位高速采样保持电路,对电路的主要性能进行了分析。电路采用差分结构,采样开关是开环交换射极跟随开关。在输入信号范围内,缓冲器的线性度较高。采用Cadence Spectre软件进行仿真。结果表明,当采样率为2 GS/s,模拟输入差分信号为992 MHz频率、0.5V_pp幅度的正弦波时,SFDR达75.11 dB,SNDR达73.82 dB,电路功耗仅为98 mW,满足了12位采样保持的要求。     

一种新型高线性度采样开关的设计

设计了一种应用于流水线ADC中的新型高线性度采样开关,该开关采用比较器、反相器链、CMOS对管开关,自举电容等实现,具有较高的线性度。其基本原理为：使MOS管栅极电压实时跟随输入电压,保证其差值恒定,从而实现整体采样保持电路较高的无杂散动态范围。通过Flip-around型采样保持电路进行验证,其无杂散动态范围可达91...     

低压工作的高速10bit Pipelined ADC

本文提出了一种低压工作的高速1Obit Pipelined ADC。采用自举时钟采样和Cascode频率补偿等方法,该ADC可以在低电压下工作,并达到较高的带宽。该ADC在HJTC 0.18-μm CMOS数模混合工艺下进行了设计仿真和流片测试,结果表明：当供电电压为1．8V,采样频率为62．5MSample／s时,所设计的ADC对于1MHz的输入信号转换有效位数可以达到52．2dB SFDR、44．8dB SNR和44．3dB SNDR。     

A systematic design approach for low-power 10-bit 100 MS/s pipelined ADC

A systematic design approach for low-power 10-bit, 100 MS/s pipelined analog-to-digital converter (ADC) is presented. At architectural level various per-stage-resolution are analyzed and most suitable architecture is selected for designing 10-bit, 100 MS/s pipeline ADC. At Circuit level a modified wide-bandwidth and high-gain two-stage operational transconductance amplifier (OTA) proposed in this work is used in track-and-hold amplifier (THA) and multiplying digital-to-analog converter (MDAC) sections, to reduce power consumption and thermal noise contribution by the ADC. The signal swing of the analog functional blocks (THA and MDAC sections) is allowed to exceed the supply voltage (1.8 V), which further increases the dynamic range of the circuit. Charge-sharing comparator is proposed in this work, which reduces the dynamic power dissipation and kickback noise of the comparator circuit. The bootstrap technique and bottom plate sampling technique is employed in THA and MDAC sections to reduce the nonlinearity error associated with the input signal resulting in a signal-to-noise-distortion ratio of 58.72/57.57 dB at 2 MHz/Nyquist frequency, respectively. The maximum differential nonlinearity (DNL) is +0.6167/−0.3151 LSB and the maximum integral nonlinearity (INL) is +0.4271/−0.4712 LSB. The dynamic range of the ADC is 58.72 dB for full-scale input signal at 2 MHz input frequency. The ADC consumes 52.6 mW at 100 MS/s sampling rate. The circuit is implemented using UMC-180 nm digital CMOS technology.     

一种高性能CMOS采样/保持电路

提出了一种高性能CMOS采样/保持电路,它采用全差分电容翻转型的主体结构有效减小了噪声和功耗。在电路设计中提出了新型栅源电压恒定的自举开关来极大减小非线性失真,并同时有效抑止输入信号的直流偏移。该采样/保持电路采用0.18μm1P-6M CMOS双阱工艺来实现,在1.8V电源电压、32MHz采样速率下,输入信号直到奈奎斯特频率时仍能达到86.88dB的无杂散动态范围(SFDR),电路的信号噪声失真比(SNDR)为73.50dB。最后进行了电路的版图编辑,并对样片进行了初步测试,测试波形表明,电路实现了采样保持的功能。