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Billie Johnson 《今日电子》2013,(1):28-29
在数字电路设计中,时钟信号是一种在高态与低态之间振荡的信号,决定着电路的性能。在应用中,逻辑可能在上升沿、下降沿触发,或同时在上升沿和下降沿触发。由于溢出给定时钟域的案例极多,故有必要插入缓冲器树来充足地驱动逻辑。时钟树通常带有布线工程师必须满足的延迟、歪曲率、最小功率及信号完整性要求。当电路从前工序设计人员转移到后工序布线工程师时,可以认为时 相似文献
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Billie Johnson 《今日电子》2013,(2):35-36
我们可以快速回顾一下基本的时钟理论。时钟信号决定着电路的数字设计性能。当时钟信号在高态和低态之间变换时,应用中的逻辑将切换为上升沿、下降沿或两者皆有。由于溢出给定时钟域的事例极多,有必要插入缓冲树来恰当驱动逻辑。时钟树有延迟、歪曲率(skew)、最大功率及信号完整性要求,布线工程师都须予以应对。 相似文献
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《电信科学》1986,(1)
(一)时钟和信号音模块的组成和作用:图1是时钟和信号音模块的组成方框图。由图可见,该模块的终端主要由时钟的产生和分配、数字信号音的产生和分配以及测试信号分析器等部分组成。时钟的产生和分配部分包括外时钟接口电路、中央时钟电路和时钟分配电路,其作用是产生主时钟8.192MHz信号,分配至各机架各模块。数字信号音的产生和分配部分包括数字信号音发生电路、时间信号电路和信号音分配电路。实际上,时钟分配电路和信号音分配电路是合在一起的,其作用是产生各种数字信号音,如拨号音、忙音等,还能示出时、分、秒和1/10秒等数字时间信号,分配至各机架各模块。测试信号分析器(图1中 相似文献
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同步设计中,由于时钟网络延时决定了芯片的最大工作速度,所以时钟树需要高精度进行布线。一种重要的时钟网络设计是缓冲器插入。在超大规模集成电路的设计中,为了最小化时钟延时和时钟偏差,缓冲器插入是一种有效的方法。在布局布线流程中,时钟树布线在“时钟树综合”时由工具自动完成。“时钟树综合”在apollo里是在布局完成后布线之前做的。 相似文献
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量子元胞自动机(Quantum Cellular Automata,QCA)电路的自动布局布线是在相关约束条件下自动放置电路单元、自动形成连线,实现门级或元胞级电路的设计过程,是QCA电路设计大型化、复杂化和系统化的必要工具.布局布线算法设计过程中最大的难题是如何解决“时钟同步”,随着二维时钟方案提出,该问题的解决方案变得更加策略化,但仍存在诸多缺陷,如成功率低,布局面积较大等.本文将二维时钟方案的布局布线问题抽象成组合优化模型,提出了一种基于遗传算法GA(Genetic Algorithm)和改进A*算法的混合策略.两种算法相互配合搭建可能的电路布局,并通过精心设计的适应度函数,搜索满足时钟同步的个体,最终实现从硬件电路到二维时钟方案上的门级布局.实验结果表明,本算法在目前被广泛应用的二维时钟方案USE(Universal,Scalable and Efficient)上的布局成功率接近100%.相较当前世界上最先进的两个QCA布局布线工具fiction和Ropper,本算法可适用电路规模更大(逻辑门数量大于10),在成功率和生成布局面积上都有大幅度的优化. 相似文献
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