∑-△A/D转换器中电压放大型运放的高线性度设计

高阶、高精度是当前∑-△调制器的设计趋势，随着系统结构越来越复杂，带内量化噪声的噪声背景逐渐降低，已不再成为制约调制器精度的主要瓶颈。整个系统的线性失真度对调制器最终精度的影响越来越大，甚至成为决定因素。为提高∑-△调制器的线性度，对运算放大器这一主要非线性源进行了深入的分析，并提出若干优化方案。最后，通过一个三阶单环∑-△调制器结构进行了仿真验证。采用电压放大、AB类输出的运算放大器结构，大大减小了系统功耗。     

Σ-Δ调制器在SIMULINK下的噪声模型

为了满足在行为级对Σ-Δ调制器进行完整仿真的需要,提出了在SIMULINK环境下Σ-Δ调制器的噪声模型,包括采样时钟抖动、开关热噪声(kT/C噪声)、运算放大器的有限增益、有限带宽、压摆及饱和电压等非理想因素。在给出具体噪声模型的基础上,构造出二阶Σ-Δ调制器模型。通过仿真,验证了噪声模型的正确性。     

一种斩波稳定低噪声Σ-Δ调制器设计

针对Σ-Δ调制器输入失调电压的需求,设计了一种新型低输入失调电压的Σ-Δ调制器。利用斩波稳定运算放大器和新颖的开关电容积分器,动态消除了直流失调电压以及低频噪声(主要包含1/f噪声),使得调制器的输入失调电压微乎其微。基于0.15 μm CMOS工艺,利用Hspice软件对电路进行仿真,同时采用Matlab和TCL对仿真结果进行分析。仿真结果表明,在电源电压为4.5~5.5 V、温度为-40 ℃~85 ℃、各种工艺角下,低频噪声抑制能力增加了15 dB,且当运算跨导放大器的失调电压为10 mV时,Σ-Δ调制器的输入失调电压由9.7 mV下降为0.4 mV。     

Σ-Δ调制器在非理想环境中的仿真

介绍了一整套Simulink模型,利用其可以对任何Σ-Δ调制器的性能进行详尽的仿真.给出的模型中考虑了大量Σ-Δ调制器的非理想因素,例如采样时钟抖动、kT/C噪声和运算放大器参数(噪声、有限增益、有限带宽、转换速率和饱和电压)等.针对每个模型给出了详尽描述和所有实现细节.文中所有仿真的对象为一典型的二阶SC Σ-Δ调制器结构.最后的仿真结果论证了仿真模型的正确性.     

微型加速计全差分Σ-Δ接口IC

主要描述一种加速度感应系统全差分Σ-ΔCMOS接口IC。电容传感器接口由一个前端可配置开关电容(SC)电荷放大器和一个末端,一阶SCΣ-Δ调制器组成。本设计采用开关双采样技术(CDS)来消减低频噪声,能有效地隔离高性能Σ-Δ调制器和MEMS传感器。采用0.35μm CMOS技术,在3.3 V电源环境下能够理想工作。仿真结果显示该设计能达到0.55 V/g的精度。     

一种高速高精度Σ-Δ调制器的设计

采用多位D/A转换器是Σ-Δ调制器实现高速高精度的主要手段,然而,多位D/A转换器引入非线性却是影响Σ-Δ调制器信噪比的主要因素.讨论了一种具有单位信号传递函数、动态元件匹配实现多位D/A 转换器并对其引入的非线性噪声压缩整形(NSDEM)的Σ-Δ调制器结构;在此结构上进行了Σ-Δ调制器的设计方法研究.行为仿真结果验证了该结构和设计方法的可行性.     

一种单环Δ-Σ调制器的全数字实现

针对无线人体局域网(WBAN),采用TSMC 0.18μm CMOS工艺,对3阶单环结构Δ-Σ调制器进行了优化设计和全数字实现。实验结果表明,在Δ-Σ调制器中使用Qn方法实现对浮点小数的定点化,优化后的结构能够在运算精度、器件尺寸及功耗上达到平衡。该研究工作可以为实现全数字小数锁相环提供重要的理论及设计参考。     

一种四阶Σ-Δ调制器的设计与实现

文章采用自上而下(TOP-DOWN)分析方法,对单环结构的四阶Σ-Δ调制器进行了系统设计与仿真,电路设计与仿真。在系统级提出了基于systemview的高层次建模,通过系统仿真确定了关键的电路参数和性能指标。并采用前馈的方法避免了运算放大器的非线性造成调制器失真。在电路结构级采用了全差分形式,利用开关电容电路。再配合互不重叠时钟的控制,构造出系统所需的开关电容积分器。并且采用截断(chopping)技术,减小实际电路中的闪烁噪声。     

一种四阶2-1-1级联Σ-Δ调制器的MATLAB建模分析

对4阶2-1-1Σ-Δ调制器采用MLTLAB中的SIMULINK工具箱完成其行为级建模,在此基础上分析了各种非理想因素对调制器性能的影响.根据MATLAB系统仿真结果,获得了对时钟抖动、噪声、运放有限增益等参数的设计限制,并为Σ-Δ调制器的电路设计提供了具体参数约束指标.级联Σ-Δ调制器的MATLAB建模分析同样适应于单环高阶Σ-Δ调制器的系统设计.     

一种高精度单环高阶Σ-Δ调制器

设计了一种高精度单环3阶Σ-Δ调制器。阐述了Σ-Δ调制器的结构,确定了前馈因子和增益因子等重要参数。对调制器的各种非理想因素,如时钟抖动、开关非线性、采样电容kT/C噪声等,进行了量化分析和行为级建模。采用MATLAB工具进行了系统验证。验证结果表明,调制器的采样频率为100 kHz,信噪比为99 dB,信噪比最大值为104.2 dB,有效精度达16 位。     

∑-△调制噪声整形的研究

介绍 Σ-Δ调制器的基本结构 ,分析 Σ-Δ调制技术对噪声进行整形的基本原理及过采样率、Σ-Δ调制器的级数对整形效果的影响 ,从中获得了一些有用的结论。     

Σ-Δ调制器的非理想特性行为级建模与仿真

分析了开关电容型(SC)Σ-Δ调制器的非理想特性,主要包括采样时钟抖动、开关热噪声(kT/C噪声)、运放增益等。在建立各自噪声模型的基础上,构造了一个二阶有色噪声和一个四阶白噪声Σ-Δ调制器模型;通过仿真结果的比较,在行为级上验证了噪声模型的正确性,所建电路更为实际地描述了Σ-Δ调制器的各项参数。     

一种单环Δ-Σ调制器的全数字实现

针对无线人体局域网(WBAN),采用TSMC 0.18 μm CMOS工艺,对3阶单环结构Δ-Σ调制器进行了优化设计和全数字实现。实验结果表明,在Δ-Σ调制器中使用Qn方法实现对浮点小数的定点化,优化后的结构能够在运算精度、器件尺寸及功耗上达到平衡。该研究工作可以为实现全数字小数锁相环提供重要的理论及设计参考。     

双重噪声整形连续时间Δ-Σ调制器的架构设计

提出了一种低功耗连续时间多比特Δ-Σ调制器架构。该架构充分利用了Δ-Σ结构高分辨率和连续时间结构高速度的特点。将量化器的输出分为最高有效位(MSB)和最低有效位(LSB),LSB被反馈到量化器和DAC的输入,提高了系统的分辨率和线性度,降低了系统的硬件复杂度。除此之外,积分器的输出摆幅也显著减小,大大降低了运算放大器对带宽和增益的要求。使用SAR量化器中的开关电容DAC阵列进行环路延迟补偿,进一步提高了环路滤波器功率效率。通过仿真分析,验证了提出架构的正确性。     

基于FPGA的Σ-Δ ADC数字抽取滤波器Sinc~3设计

针对Σ-ΔADC输出端存在的高频噪声问题,设计了一种Sinc3数字抽取滤波器,实现了Σ-Δ调制器输出信号的高频滤波。分析了Sinc3滤波器的结构原理,基于Spartan-6FPGA进行滤波器的设计与实现,并进行了实验验证。实验结果表明,该数字抽取滤波器不仅结构简单,无需实现乘法运算,便于硬件实现,且能有效滤除高频噪声,具有较强的实用性。     

基于Σ-Δ调制的闭环D类放大器的系统分析

文章提出了一种新型的D类放大器的结构。D类放大器具有效率高的优点,因此在很多功耗低功耗设备中得到应用。但传统的D类放大器是开关型放大器,又是开环系统,所以不可避免的在输出信号中表现出较大的非线性,也无法抑制由于电源波动在输出级引入的噪声。在传统开环放大器的基础上同时引入Σ-Δ调制技术以及闭环系统的概念,可有效抑制了传统开环放大器的非线性,并减小由于电源波动在输出级引入的噪声。文章先以1阶Σ-Δ调制为例,理论分析Σ-Δ调制在闭环系统中对D类放大器非线性和噪声的抑制作用,然后以7阶Σ-Δ调制为例,用Simulink对系统进行建模和仿真,从而验证系统的正确性和有效性。     

一种前馈架构的Σ-Δ调制器设计

基于40 nm CMOS工艺,设计了一种前馈架构的3阶1位量化离散时间Σ-Δ调制器。该调制器的信号带宽为100 kHz,过采样比为128。为了适应低电压环境,输入端开关采用栅压自举结构以提升采样信号的线性度,运算放大器采用两级结构以增加输出摆幅。为了降低系统功耗,比较器采用动态结构实现。仿真结果表明,在1.2 V电源电压下,该调制器的最高信噪比为88.1 dB,功耗为1.5 mW。     

高速二阶∑-△A/D调制器的设计

文章对二阶Σ-ΔA/D调制器的原理、系统性能及稳定性进行了分析,给出噪声传递函数和信噪比。并根据实际的器件参数和设计准则,应用CMOS开关电容和高速模拟电路技术,用0.6μm工艺实现了一个高速二阶Σ-Δ调制器。     

一种LFSR加抖的三阶Σ-Δ调制器设计

基于一款小数频率合成器的设计要求,采用三阶MASH1-1-1结构设计了一种全数字三阶Σ-Δ调制器,并针对调制器输出的周期性难以消除的问题,在累加器的进位输入端口进行了LFSR加抖。使用MATLAB对三阶Σ-Δ调制器进行了仿真,结果表明,经过MASH1-1-1三阶Σ-Δ调制器整形后的量化噪声被推到频率高端,环路带宽内基本不存在小数分频产生的量化噪声,从而有效地提高了锁相环的性能。     

Σ-Δ调制器MASH 模型的结构寄生研究

Σ-Δ调制小数分频频率合成器利用噪声成型技术,将量化噪声的频谱搬移到频率高端,借助锁相环路的低通特性对这种高频噪声进行抑制,不但实现了锁相环输出频率的精细步进,而且解决了小数分频存在的尾数调制问题。然而,作为有限状态机,特定输入情形下会形成特有的杂散谱,即Σ-Δ调制器的结构寄生。介绍了Σ-Δ调制器MASH模型的结构寄生,详细推导了1 阶、2 阶和3 阶MASH 模型的输出序列长度关系式,揭示了序列长度与输入数值和累加器初始值密切关系,获得了避免极短序列长度的有效方法,有效消除了结构寄生,为高性能Σ-Δ调制小数分频频率合成器的设计提供了理论依据。分析方法也适合其它新型调制器结构寄生的分析,具有重要意义。