倒装芯片底部填充工艺

从热疲劳故障的角度论述了倒装芯片底部填充的必要性，介绍了倒装芯片底部填充的参数控制。通过正确的底部填充，可提高倒装芯片组装的成品率和可靠性。     

倒装芯片制造过程中非流动型底部填充剂的工艺参数

贴片前涂敷非流动型底部填充剂，既消除了免清洗焊剂残留物所带来的可靠性问题，又减少甚至根除了密封剂的固化时间，提高了生产效率。当然，为实现其优质工艺，必须对底充胶涂敷、贴片以及组件再流焊等因素予以认真考虑。     

倒装芯片挑战SMT组装

20世纪90年代以来，移动电话、个人数字助手(PDA)、数码相机等消费类电子产品的体积越来越小，工作速度越来越快，智能化程度越来越高。这些日新月异的变化为电子封装与组装技术带来了许多挑战和机遇。材料、设备性能与工艺控制能力的改进使越来越多的EMS公司可以跳过标准的表面安装技术(SMT)直接进入先进的组装技术领域，包括倒装芯片     

倒装芯片工艺挑战SMT组装

<正> 1 引言 20世纪90年代以来,移动电话、个人数字助手(PDA)、数码相机等消费类电子产品的体积越来越小,工作速度越来越快,智能化程度越来越高。这些日新月异的变化为电子封装与组装技术带来了许多挑战和机遇。材料、设备性能与工艺控制能力的改进使越来越多的EMS公司可以跳过标准的表面安装技术(SMT)直接进入先进的组装技术领域,包     

倒装芯片的可修复底部填充技术

板上芯片技术(Chip-on-Board简称COB),也称之为芯片直接贴装技术(Direct Chip Attach简称DCA),是采用粘接剂或自动带焊、丝焊、倒装焊等方法,将裸露的集成电路芯片直接贴装在电路板上的一项技术。倒装芯片是COB中的一种(其余二种为引线键合和载带自动键合),它将芯片有源区面     

倒装芯片将成为封装技术的最新手段

本文介绍了倒装芯片技术的特点并指出其工艺应用。     

在标准表面安装工艺中集成倒装芯片

越来越多电子制造商在设计中采用最新的倒装芯片封装技术,为了成功地使用这项技术,制造商必须对其表面安装工艺(SMT)装配设备、材料和工艺进行一些改进,以及需要解决与制造相关的问题,包括助焊剂和底部充胶。此外,还要特别关注产量和质量等问题。随着技术的发展,并对装配设备和工艺进行适当的调整之后,倒装芯片技术已成功地集成到许多电子产品中。     

倒装芯片在基板上的装配工艺

倒装芯片装配是能否实现产品微型化能力的关键。我们以前己经针对一些倒装芯片的互连形式开展了研究工作，包括：各向异性的导电簿膜或者焊膏，以及金-金热声波键合。目的主要是瞄准间距为0．200和0．250mm的倒装芯片的焊接装配工作。对于倒装芯片来说有二种施加焊剂的方法：焊剂沉浸方式和对基板进行焊剂喷射的方式。我们对传统的SMT贴装设备（可以满足倒装芯片装配的价格提升的高档货）所具有的贴装准确性展开了研究，并且对所获得的结果进行讨论。     

倒装芯片的应用前景分析

对于倒装芯片在很多文献中都有报道，这种技术自1960年代末IBM公司将其应用到陶瓷印制板上以来，其被快速地应用于各个不同的领域，而且大有继续向前发展的趋势。究竟是什么原因使其在市场上占有强大的优势呢?由于倒装芯片具有诸多的优点，特别是成本低。     

底充胶固化工艺对低k倒装焊器件可靠性的影响

利用四点弯曲实验测试了一组芯片(30片)的强度,使用威布尔统计模型描述了芯片失效率的分布,预测了在后续热循环过程中芯片的失效概率。通过有限元软件研究了底充胶固化工艺对芯片上方垂直开裂应力、焊点等效塑性应变及低k层最大等效应力的影响。结果表明:与未经固化的相比,底充胶固化工艺使得芯片的失效率从0.08%增大到0.37%,焊点的等效塑性应变增大约7倍,低k层的最大等效应力增大约18%。     

倒装芯片封装技术及内部应力检测技术探析

当前,倒装芯片封装技术已经成为相关领域的主流方法,但由于芯片、基板、焊球、下填料等材料具有差异化的热膨胀系数,导致封装过程中极易引入热应力,不利于保持芯片的性能及其可靠性。采用有效方法能够对倒装封装过程中所产生的应力进行检测,对于完善封装参数,提高产品可靠性,具有重要的现实意义。     

倒装芯片凸焊点的UBM

介绍了倒装芯片凸焊点的焊点下金属（UBM）系统,讨论了电镀Au凸焊点用UBM的溅射工艺和相应靶材、溅射气氛的选择,给出了凸焊点UBM质量的考核试验方法和相关指标。     

Advanced HiCTE flip chip packaging of 90-nm Cu/Low-K chips: Underfill,novel terminal pad structures,and processing optimization

Packaging of 90-nm Cu/Low-K chips presents a serious challenge, which requires an advanced ceramic flip chip solution. Finer Cu interconnects are expected to interact differently with the current underfill-to-die passivation stack-up structures used for Al or previous Cu technology nodes especially in system level applications. Furthermore, the more porous and brittle-proned advanced Low-K (K<3) dielectrics present additional process incompatibility problems such as stress-induced crackings and delaminations. These reliability issues in various stress-relieving passivation structures and materials (i.e., Benzocyclobutene (BCB) and single versus double SiOxNy passivations) have not been extensively studied. This study analyzes the effect of the eight metal layer 90-nm Cu/Low-K flip chip devices through designed experiments using two relatively different underfill materials, standard terminal pad and novel passivation structures, and JEDEC Level-3 reliability stressings: temperature cycling (TC), highly accelerated stress testing (HAST), and high-temperature storage (HTS). Black Diamond Low-K and HiCTE ceramic substrates are employed for the large package form factor. The active Si uses eutectic stencil-pasted SnPb bump and BGA balls with Ti/Ni-V/Al-Cu reflectory thin film-deposited under bump metallurgy (UBM). It is found that the double passivation pad structures are less susceptible to reliability damage for various types of underfills, although a single passivation with BCB coating combined with an optimal underfill can also yield a similar favorable result. The metallurgical effect of delamination cracking, HiCTE flip chip and stress-relieving passivation structures, and the underfill interface failure mode mechanism are examined by functional testing, chemical deprocessings, scanning acoustic microscope (SAM), and scanning electron microscope (SEM)/energy-dispersive x-ray (EDX). The presented results are significant for the development of flip chip packaging technologies for future advanced Cu/Low-K generations.     

Morphological stability of solder reaction products in flip chip technology

We have studied two kinds of solder reactions between eutectic SnPb and Cu. The first is wetting reaction above the melting point of the solder, and the second is solid state aging below the melting point of the solder. In wetting reaction, the intermetallic compound (IMC) formation has a scallop-type morphology. There are channels between the scallops. In solid state aging, the IMC formation has a layer-type morphology. There are no channels but grain boundaries between the IMC grains. Why scallops are stable in wetting reactions has been an unanswered question of fundamental interest. We have confirmed that the scallop-type morphology is stable in wetting reaction by re-wetting the layer-type IMC by molten eutectic SnPb solder. In less than 1 min, a layer-type Cu₆Sn₅ is transformed back to scallops by the molten solder at 200 C. In analyzing these reactions, we conclude that the scallop-type morphology is thermodynamically stable in wetting reaction, but the layer-type morphology is thermodynamically stable in solid state aging, due to minimization of interfacial and grain boundary energies.     

氧化层对于倒装焊接质量的影响和分析

利用氧化铟易于溶于酸性溶液的性质,提出了在倒装焊接之前使用酸性溶液对铟柱进行酸洗.在未进行酸洗和进行酸洗的条件下,对比了样品在焊接之后的拉力以及在经过热循环后的盲元率,结果显示酸洗能够降低表面氧化层的影响,有效地改善倒装焊接的质量.     

倒装芯片集成电力电子模块寄生参数的建模

采用球栅阵列芯片尺寸封装技术和倒装芯片(Flip Chip,FC)技术构建了半桥集成电力电子模块(Integrated Power Electronics Module,IPEM),半桥FC-IPEM实现三维封装结构。采用阻抗测量法提取模块寄生电感和寄生电容,建立模块的寄生参数模型,对模块进行电气性能测试。结果表明:半桥FC-IPEM构成的同步整流Buck变换器输出滤波电感中的电流波动幅度小于0.6A。     

超大规模红外器件混成互连的新设备与新方法

介绍了红外探测器与读出电路倒装互连工艺过程,详细对比倒装焊接机FC150和FC300的主要技术参数和功能,着重讨论了FC300新增加的自适应调平系统和干涉仪系统.回顾了法国LETI实验室应用自适应调平系统进行的2K×2K超大规模红外器件混成实验和干涉仪系统在超大规模红外器件倒装互连方面的应用.     

倒装芯片互连结构中电流聚集研究

由于电流聚集,在倒装芯片封装技术中,电迁移已经成为一个关键的可靠性问题。分析了电迁移力和电迁移中值失效时间,采用二维模型研究了电流密度和焦耳热在倒装芯片互连结构中的分布以及影响电流密度和焦耳热分布的因素。结果表明铝线(Al)和凸点下金属层(UBM)的厚度对电流密度和焦耳热分布有很大的影响。     

百万像素级红外焦平面器件倒装互连工艺研究

介绍了倒装互连技术的工艺原理,阐述了红外焦平面器件倒装互连的工艺特点。通过系列实验和分析,最终优化并确定了百万像素级红外焦平面器件倒装互连的工艺参数,获得了良好的互连效果。