飞思卡尔将高性能加速度引擎扩展到最经济、能效最好的QorIQ平台级别

飞思卡尔半导体三款新型QorIQ处理器,首次将公司先进的数据路径加速度架构(DPAA)编程模式融合到QorIQ P1和P2级多核产品中.该P1023/1017和P2040通讯处理器的推出,意味着飞思卡尔DPAA技术扩展到所有QorIQ平台级别,跨单核到8核产品,频率范围为400MHz到2.2GHz.     

飞思卡尔新型QorIQ处理器引入高性能加速度引擎

飞思卡尔半导体推出三款新型QorIQ处理器,首次将飞思卡尔先进的数据路径加速度架构(DPAA)编程模式融合到QorIQ P1和P2级多核产品中.该P1023/1017和P2040通讯处理器的推出,意味着飞思卡尔DPAA技术扩展到所有QorlQ平台级别,跨单核到8核产品,频率范围为400MHz到2.2GHz.     

一种DSP和通用CPU一体化的处理器架构及其4核实现

提出了一种DSP和通用CPU一体化的处理器架构,并完成了一款基于该架构的同构4核处理器设计和流片验证.该处理器基于VLIW结构,支持自主定义的DSP指令系统,兼容现有通用的MIPS 4KC处理器指令集,支持最大8个指令通道的并行发射.处理器在不改变CPU的指令编码以及执行顺序的前提下,实现了芯片结构上的DSP和CPU执行处理的一体化,适合在统一的平台上同时完成宽带通信和多媒体的信号和协议处理的嵌入式应用开发.处理器内核通过自主定义的DSP指令字中前后并行标识位和一条专用的前导paralink指令实现了DSP与CPU指令的并行发射.在4核处理器的同构架构上,采用了全局读局部写的多核间片上数据存储策略,在控制硬件开销的基础上实现片上数据的共享.仿真和流片验证结果表明,所提出的DSP和CPU一体化处理器架构可行,在宽带通信和多媒体等嵌入式应用上具有优势.     

博通千兆四内核宽带处理器

博通(Broadcom)公司发布据称业界首枚千兆四内核宽带处理器。该产品在一个低功耗、单芯片系统中，通过可扩展、高功效架构提供高达10000 Dhrystone MIPS处理能力、100Gbps内存带宽和145Gbps输入输出带宽。这些新型Broadcom处理器是采纳单片多处理器(CMP)技术的最新成果，把多达4个64位MIPS中央处理器(CPU)核集成到单一硅片上。与使用多个分立的CPU核相比，该技术在显著减少     

基于SOPC的八路高速数据采集系统

随着信息领域各技术的发展,数据釆集方面也取得了长足的进步,釆集数据的信息化是目前社会发展的主流方向,各种领域都用得到数据采集。随着实时测控系统被广泛的应用,以嵌入式为核心的数据采集系统已在测控领域中占到统治地位。本文研究如何利用SOPC技术来设计实现多路数据采集系统。嵌入式软核处理器、采集数据处理部分和LCD显示是系统设计中的三个重要部分。系统中嵌入式软核CPU的设计,运用Nios II嵌入式软核处理器控制数据釆集系统工作,达到系统设计任务和要求。     

MPC860 Power QUICC及其在嵌入式系统中的应用

MPC860系列芯片是Motorola公司生产的新一代嵌入式处理器，可用于网络和数据通信领域中。它采用两个处理块集成结构，分别是嵌入Power核和通信处理模块。这种结构可有效地减轻CPU的工作负担，大大地提高了数据处理和交换能力。文中介绍了新型MPC860 PowerQUICC的内部结构、功能特点及其在嵌入式系统中的应用。     

基于NVIDIA GPU 的机载SAR 实时成像处理算法CUDA 设计与实现

合成孔径雷达(SAR)成像处理的运算量较大,在基于中央处理器(Central Processing Unit, CPU)的工作站或服务器上一般需要耗费较长的时间,无法满足实时性要求。借助于通用并行计算架构(CUDA)编程架构,该文提出一种基于图形处理器(GPU)的SAR 成像处理算法实现方案。该方案解决了GPU 显存不足以容纳一景SAR 数据时数据处理环节与内存/显存间数据传输环节的并行化问题,并能够支持多GPU 设备的并行处理,充分利用了GPU设备的计算资源。在NVIDIA K20C 和INTEL E5645 上的测试表明,与传统基于GPU 的SAR 成像处理算法相比,该方案能够达到数十倍的速度提升,显著降低了处理设备的功耗,提高了处理设备的便携性,能够达到每秒约36兆采样点的实时处理速度。      

面向飞控计算机的新型总线体系架构研究

针对飞控计算机总线应用,本文提出一种新型的总线体系架构,其采用专用内核进行外设信号的数据实时解析、管理与存储,并为其设计独立的程序运行空间和数据池空间;然后采用其他内核作为高速数据处理单元,并通过核间IPC技术访问数据池;其次通过设计系统构架,使专用内核和数据处理内核完全处于并行执行状态。最后,通过在国产FPGA中设计双核处理器,模拟该总线体系架构,结果表明,该架构能够有效协调的低速外设与高速数据处理之间的矛盾,提高机载系统的数据采集与处理能力。     

月度新品总汇

CPU/SoC/MCUMali-450 MP:GPUARM推出ARM Mali-450 MP图形处理器(GPU),其性能是其基于Utgard架构的图形处理器系列产品(包括Mali-400 MP GPU)的两倍,适合智能电视、安卓智能手机和平板等应用。ARM拓展了Mali-450 MP GPU的处理性能,使其能够支持最高可达八核的运算,同时将vertex的处理容量提升了两倍。Mali-400 MP GPU的市场领先性能已经证实了兼顾性能和功耗效率的可能性。获得架构优化的Mali-450     

飞思卡尔新型QorIQ处理器引入高性能加速度引擎

飞思卡尔半导体推出三款新型QorIQ处理器,首次将飞思卡尔先进的数据路径加速度架构（DPAA）编程模式融合到QorIQ P1和P2级多核产品中。该P1023/1017和P2040通讯处理器的推出,     

机载计算机多核系统架构选择分析

针对机载计算机领域中多核处理器的使用,梳理了航空电子系统的任务特点,分析多核处理器在机载计算机中应用将会面临的问题。列举几种典型的多核系统架构,逐一分析其优缺点,列举了多核系统设计中需要考虑的一些因素,并依次为依据对几种架构进行了分析对比,为多核方案设计提供参考。     

SoC时代DSP设计的挑战

传统的系统芯片(SoC)是由处理器、存储单元、通信以及I/O控制单元等构成的.当需要处理大量数据时,常需要外加特殊元件,例如DSP、FPGA、CPLD,这种架构占用空间并增加成本,也使产品的开发时间增加.现在一种内含有数字信号处理(DSP)、精简指令集(RISC)处理器和可编程逻辑的SoC架构,能够为影像、图像、语音和数据处理、通信以及I/O控制等各种嵌入式应用提供强大的功能.     

小型化需求下的复杂嵌入式计算系统新型架构

近年来某些领域的复杂嵌入式计算系统对于小型化的需求越来越迫切,但是常规的小型化设计手段存在处理器运算负荷加重,需要频繁处理中断事件等缺陷。针对这样的问题,提出了一种复杂嵌入式计算系统的新型硬件架构,该架构将处理器模块与接口模块合并为一个模块,去除了原接口模块中的协处理器及相关芯片,在现场可编程门阵列中集成一个指令执行电路来依据主处理器提供的指令自动进行各接口数据的发送、接收和预处理工作,减轻了主处理器的运算负荷,并且主处理器也无需频繁访问接口和处理接口中断。实际应用表明,该新型架构达到了体积小,功耗低,重量轻的设计目的,并且解决了常规小型化设计方法所存在的问题,可以在各领域的复杂嵌入式计算系统小型化设计中进行推广。     

博通新四核架构具有更强的性能功耗比

日前,博通公司推出新四核芯片,被博通称为新概念四核的BCM28155/28145架构是双核A9CPU+双核VPU(双矢量处理器)。博通公司移动和无线集团移动平台业务高级市场总监Michael Civiello表示,新四核芯片采用了博通独有的架构,其中VPU矢量处理器是差别化的关键因素。VPU专用于处理CPU的指令管理和调度C PU中的一些信息,传统上这些是由CPU来执行的。BCM28155/28145可以在CPU和VPU间均衡地分配应用负载     

MIPS指令集多核处理器信令处理能力评估

通用高性能处理器在信令处理上有着广泛的应用,但有功耗较高的缺点。基于MIPS指令集的低功耗多核处理器的能效比较高,但信令处理能力不明确。本文采用密集内存访问的方法对处理器的信令处理能力进行评价。通过对MIPS指令集多核处理器和X86处理器的比较,得出MIPS多核处理器在信令处理能力和功效比上均有优势。以GTP为例在MIPS架构多核处理器和X86架构处理器上分别实现并进行性能测试。测试结果表明本文所述性能评价方式比较合理,同时也证明MIPS多核处理器可以用作信令处理,能效比显著高于通用高性能处理器。     

基于片上系统的实时红外图像处理器设计

提出了一种适合红外热像仪的基于FPGA片上系统（SOPC）的图像处理器设计方案,即FPGA片上逻辑处理+NIOS Ⅱ软核CPU+DSP内核的处理架构。综合了三种主流核心处理器的优势,具备很强的处理能力;并且集成在一个芯片内部,有利于高速实时地图像处理功能实现。本设计在实际工程应用中得到了良好的使用效果。     

集成电路

IntellaSys6×4阵列的芯片家族IntellaSys公司宣布其可伸缩嵌入式阵列(SEA)平台为下一代嵌入式应用而采用多核处理器设计。SEAforth-24芯片在典型应用中功耗大约为150mW,它有24个内核处理器,每个处理器每秒处理10亿条指令。芯片采用异步和可伸缩的双栈架构。能直接驱动天线,SEA     

基于CUDA编程接口的GPU Trace模块设计

面对互联时代海量的信息数据,图形处理器凭借极强的并行计算处理能力,通过GPU+CPU的架构为现代无线接入网设备的信号处理,提供了一种理想的技术手段.文章设计了一款基于CUDA编程接口的GPU Trace模块,用于在GPU+CPU平台架构中跟踪记录GPU的运行信息.     

基于GPU的软件化雷达恒虚警概率算法实现

高效实现恒虚警概率检测(CFAR)是新型雷达终端信号处理系统研制的重要部分。在基于图形处理器(GPU)的软件化雷达终端架构下,采用统一计算设备架构(CUDA)技术,并根据GPU的特点对算法实现进行优化,实现了高效的软件化CFAR算法,相比CPU软件实现大大缩短了数据处理时间,能够满足雷达信号处理对实时性的需求,同时验证了研发基于GPU的软件化雷达终端具有较高的可行性。     

处理器向异构多核架构发展

2007年秋，在PC及服务器中占主流地位的x86处理器终于进入了4核时代。AMD公司的4核处理器在2007年9月上市，英特尔公司也预定在2007年内推出单芯片封装的4核产品。两家公司都明确表示未来将会提供集成8个CPU内核的处理器产品。但是，多核化只不过掀开了处理器内部架构变革的序幕，各厂商正在摸索新的道路。