基于布尔偏振编码逻辑代数(BPLA)的MSD算术运算模块的设计

天然的并行特性以及单指令多数据流特性（SIMD），使得光学极易用于实现数字计算机所需要的逻辑与算术运算。但是在二进制数算术运算中，由于两数算术运算总存在进位（或借位）的传递，因此这种运算并没有充分利用光学的并行特性。为此光计算研究人员提出了超前进位法及其他数制系统来避开这一问题。MSD数的算术运算其进位仅仅与该位的左边两位数有关，因此MSD数的算术运算可在三步内实现。目前MSD数算术运算主要集中于SS替换，地址寻址存贮器逻辑（LAM）．这两种方法由于需要一系列的任符号替换算法，实现起来极其复杂。其他方法还有内容寻址存贮器（CAM），PROM器件法，二值输入逻辑门，三输入逻辑门。我们首次提出了完整的布尔偏振编码逻辑代数理论BPLA（BooleanPolarization－encodedLogicAlgebra），并以此理论为基础，设计了可编程可集成光电混合液晶编码32比特加法器，光学并行列逻辑门，光反馈反转矢量光学全加器。本文通过对MSD运算的T，W，T，W变换进行化简，首次将MSD运算用BPLA来表示，并给出了用液晶显示器实现各变换模块以及总体模块。     

基于布尔偏振编码逻辑代数(BPLA)的高效冗余二进制数算术运算的光学实现

在数字式光计算机的研究中，已用各种数制表示法对算术运算进行了广泛的探讨。与改进的符号数字表示法（MSD）用集合｛1，0，1｝中三个符号替代相比，冗金二进制数（RB）表示法仅用两个符号来代表，并且仅需两步不带进位的加法便可实现任何长度的两操作数的加法运算。冗余二进制数表示法适用于光计算机，使用冗余二进制数表示可以获得用符号替代来实现的高效运算单元。根据给出的算术加法符号值表，可以在固定时间内完成一系列并行加法运算，即加法运算时间与两操作数的长度N无关。从而也大大减少了两操作数的乘法运算时间，可以在LOG（N）（N为操作数长度，且N为偶数）时间内完成N位XN位的乘法运算。本文在分析冗余二进制数数表示，运算等的基础上，就二进制数到冗余二进制数数的转换，运算等提出用布尔偏振编码逻辑代数BPLA（BooleanPolarizationencodedLogicAlgebra）来实现，由BPLA构成的系统仅需两步运算即可实现两冗余二进制数的加法和减法运算，并即允余二进制数运算结果到二进制数的转换提出了光学实现方法。     

浅谈两位十进制加法器的设计

采用4位超前进位加法器与门电路的组合、4位超前进位加法器与数据比较器的组合两种方法设计两位十进制加法器的实验电路,为学生在数字电路实验中提供十进制加法的电路。     

光学并行数字计算技术的研究

本文研究了用来实现光学并行数字运算的光电蝶互连网络。将这种光电蝶互连网络与光学全并行MSD(modified signed-digit)算法相结合可以使任意n位MSD数的加减运算都经三级光互连并行完成,乘除法运算也可在此基础上快速实现。     

双旋光器结构的可重构三值光学处理器

针对三值光计算机进行逻辑运算时处理器的数据位与像素位在数量对应关系上的差别,提出了一种新的典型光路结构——双旋光器结构来提高光学处理器的重构速度,减少数据位数的管理难度.利用提出的结构实现了以行为单位的运算单元——行运算器,讨论了行运算器的重构特性、重构电路以及重构指令.在此基础上,设计并实现了可以降低处理器管理软件复杂度的双旋光三值光学处理器,并阐述了双旋光三值光学处理器的重构过程.最后,进行了行运算器重构指令的验证实验.验证结果表明:双旋光三值光学处理器原理正确,81个重构指令全部有效;在具有3个分区的双旋光三值光学处理器中,可并行实现任意千位量级的二元三值逻辑运算.     

基于加法生成器的低功耗测试

本文提出了一种基于算术加法生成器的测试或内建自测试的低功耗测试方法。该方法对原测试矢量进行伪格雷码编码,优化被测电路的开关活动率,从而实现低功耗测试。8位行波进位加法器和16位超前进位加法器的实验分析表明,编码后的测试矢量显著地降低了被测电路的开关活动率;基于FPGA的实验结果表明,对于8位行波进位加法器,该方法将电路的平均动态功耗降低了15．282%,对于16位超前进位加法器,则降低了12．21%。该测试方法能侦测到被测电路基本组成单元的任意组合失效;由于原电路中加法器的复用,该测试方法可将测试硬件开销降至最小,但不会降低测试性能。     

光电并行加/减运算器

本文研究提出了一种适合于并行MSD算法的空间位置编码,进而建立起了无进位的全加/全减运算器的三级蝶互连结构模型,并得到了实验的验证,从而实现了并行算法与光学并行实现结构的有机结合。     

X-DSP处理器中ALU的研究设计与功能验证

本文是结合国防科大微电子所项目要求对X-DSP处理器中ALU的加法器设计进行了详细论述,回顾了经典的加法器算法,提出了包含进位选择和超前进位两种思想的等延时结构,对40位全定制加法器的算法进行了改进。本文的研究成果包括如下一些方面：以跳跃进位加法器为基础,对加法器的低16位附加一条超前进位连来减小进位延迟时间;在分析ALU的结构基础下,对ALU采用了并行结构,使ALU可以工作在双16位模式下;通过模块分析,将数字运算控制与逻辑运算控制整合在一起,减少了芯片面积,提高了运算速度。完成设计后,通过使用SIMVIWE来观察波形,进行了模块级功能验证和系统级功能验证。     

基于布尔偏振编码逻辑代数(BPLA)的高效压缩冗余二进制数算术运算的光学实现

在数字式光计算机的研究中，已用各种数制对算术运算进行了广泛的探讨。与改进型的符号数字表示法（MSD）用集合｛1，0，1｝中三个符号替代相比，冗余二进制数（RB）表示法仅用两个符号来代表，并且仅需两步不带进位的加法便可实现任何长度的两操作数的加法运算。而压缩冗余二进制数（P＞＝2）的效率最高．事实上，当P＝2时，压缩冗余二进制数便演变为普通冗余二进制数．冗余二进制数及由此推广出的压缩冗余二进制数表示法均适合用光学系统实现，且两者具有类似的特性。特别地，压缩冗余二进制数比起冗余二进制数与改进的符号数字表示法有着更高的运算效率。利用压缩冗余二进制数。任何有效值的算术加法运算都可以在固定的时间内实现．自然地，压缩冗余二进制数表示法也适用于二进制补码系统。术文简要地分析了由冗余二进制数推广而来的压缩冗余二进制数表示法，并给出了其算术运算的布尔偏振编码逻辑代数表示及其实现结构．冗余二进制表示法对光计算很适合，但它比二进制数系统效率要低，这意味着对光计算机的硬件要求更高。而压缩冗余二进制数在具有允余二进制数特点的同时，比冗余二进制具有更高的效率──压缩冗余二进制数适用于二进制补码系统，并可建立起一种快速固有的并行算法。对于任意有效值?     

学习策略实现的条件和加法器通路时延故障测试生成

时延故障对高速运算电路性能有着关键性的影响，本文对高速加法器之一的条件和加法器的通路时延故障作了研究。首先对其提出了一种可测性设计，主要特点是硬件成本低和测试向量少，且实现了完全的无险象强健时延故障可测性。在此基础上，进一步提出了一种学习策略的方法，实现了任意位数条件和加法器通路时延故障的测试生成，使得测试难度下降，测试时间缩短，测试效率提高。仿真实验结果表明了该方案的有效性。     

一个多路平行压频转换系统智能接口及其ASIC电路实现

本文描述一个４通道平行压频转换系统智能接口的硬件设计及其专用集成电路的实现。该接口可以设定压频转换积分时间并可通过内部集成的一个通用异步接收器发送器将转换数据送至微机处理。该接口采用一片用户可编程门阵列（ＦＰＧＡ）实现，故具有设计周期短、修改调整灵活等特点     

光电编码器测量模块的可编程逻辑器件实现

基于可编程逻辑器件设计了一种简单且高精度的增量式光电编码器测量接口模块,实现了辨向倍频、可逆计数、同步锁存等功能,可以与微处理器或微计算机进行高速并行通信。具体介绍和分析了有关的设计方案、硬件构成和软件设计。仿真和实际运行结果表明其工作稳定可靠,可以为光电编码器提供实用的测量模块接口,并且简化了电路设计,提高了工作效率和可靠性。     

一种FlexRay总线数据通信的实现

传统的CAN、LIN等车载总线不能满足对可靠性和速度要求较高的控制系统。为了能实现高速可靠的FlexRay总线通信。文章提出了一种FlexRay总线数据通信的实现方案,并且根据该方案设计了一个具体FlexFay车栽总线网络,将其应用于线控刹车和线控转向系统中。实验结果显示无论在高速性还是在可靠性方面该方案都表现出很好的性能,可以预见文中提出的FlexRay总线数据通信的方案还可以应用于其他类似于线控悬挂等的线控系统中。     

基于FPGA的LDPC编码器设计与实现

设计了一种用于近地空间通信的CCSDS标准下编码速率为7/8的(8176,7154)低密度奇偶校验(Low density parity check,LDPC)编码器。基于LDPC编码理论,完成了基于现场可编辑逻辑门阵列(Field-programmable gate array,FPGA)的编码算法设计。利用LDPC生成矩阵的特点,引入循环移位寄存器作为编码电路核心,采用移位寄存器加累加器(Shift-register-adder-accumulator,SRAA)结构实现了矩阵乘法的快速运算,从而构建了以部分并行编码电路为核心的编码模块。此外,还设计了串口输入输出模块、随机存储模块和控制模块,共同组成了编码器系统。最后,利用FPGA完成硬件设计,并进行了仿真和实验验证。结果表明,所设计的LDPC编码器测试结果与理论结果具有一致性。因而该编码系统具有实用性,且设计方法简单、高效。     

RTL8019AS在以太网通信中的应用

提出了单片机与Internet网络通信的一种具体实现方案。首先设计了网络接口卡的硬件电路,并对各个接口电路（包括单片机与外部数据存储器接口电路、单片机与以太网控制器接口电路）的设计进行了详细阐述,然后根据RTL8019AS内部结构设计了相应的以太网驱动程序,最后通过一个简单的数据收发试验验证了设计的正确性。     

直接数字合成调频信号的研究

本文提出了直接数字合成调频信号的一种新方法，它采用两级相位累加器对波形存储器寻址的结构。在第一级寻址结构中产生的调制信号幅度序列和载波频率值在加法器中相加，并将相加的结果作为第二级相位累加器的频率控制字；再将第二级寻址结构中产生的调频信号序列通过数字－模拟转换器和低通滤波器，就实现了调频信号的直接数字合成。仿真结果表明本文提出的直接数字合成调频信号的方法是可行的。采用该方法合成调频信号具有硬件电路     

通过PC机并口实现320路开关量控制的软硬件系统

针对一项320路开关量控制的应用需要,设计以普通PC机并口为接口,提出系统的硬件和软件设计方案,编制软件主界面,结合数据库制作硬件电路,根据控制要求控制继电器动作,以实现计算机对320路继电器的控制.     

复杂功能、结构关系表达及其在概念设计中应用

考虑了功能元之间的联结关系和子结构之间的串联、并联、复合等复杂关系,给出了一种基于功能分解与重组的计算机化的机械系统概念设计方法。根据功能元之间的联结关系和子结构之间的复杂关系,利用该方法可以得到有限数量的原理方案,避免了形态矩阵方法在处理复杂机械系统时出现的解爆炸问题。同时,在原理方案的表示字符串中,包含了子结构在空间的连接关系等信息,为子结构重组的自动化奠定了基础。     

四极杆并联振荡电子学系统和反馈控制

四极杆质谱的电场是由随时间变化的射频交变电压(RF)及直流电压(DC)分别加在两对极杆上产生的。通常射频交流电压由电感电容谐振振荡电路产生,根据电感电容的连接方式不同分为并联振荡电路和串联振荡电路。本综述主要解读并联振荡电子学系统及其反馈控制的核心技术原理。并联谐振的优势在于对射频振荡源的内阻要求不高,容许高内阻的振荡源,使电路的设计与研制更加简单;其缺点是需要采用双调谐振荡回路,在阻抗匹配方面有较高的要求。另外,并联振荡回路的升压主要依靠次级线圈与初级线圈的匝数比,因此仅适合于升压较小,即所需RF输出电压较低的场合。