基于SoC芯片测试结构的研究

由于芯片规模的快速增长,给测试技术带来了新的挑战。结合系统芯片SoC测试结构的描述,对其核心部分测试外壳Wrapper和测试访问机制TAM做了论述,介绍了几类典型的测试访问机制TAM,分析其特点。同时对SoC的测试规划问题进行了讨论,指出了目前SoC测试面临的问题。     

SoC嵌入式flash存储器的内建自测试设计

深亚微米技术背景下，嵌入式存储器在片上系统芯片(system-on-a-chip，SoC)中占有越来越多的芯片面积．嵌入式存储器的测试正面临诸多新的挑战。本文论述了两种适合SoC芯片中嵌入式flash存储器的内建自测试设计方案。详细讨论了专用硬件方式内建自测试的设计及其实现，并且提出了一种新型的软硬协同方式的内建自测试设计。这种新型的测试方案目标在于结合专用硬件方式内建自测试方案并有效利用SoC芯片上现有的资源，以保证满足测试过程中的功耗限制，同时在测试时间和芯片面积占用及性能之间寻求平衡。最后对两种方案的优缺点进行了分析对比。     

基于并行机制的边界扫描技术

在SoC测试时,测试功耗和测试成本是其可测性设计中最重要的一点要求.在分析了常见测试结构的测试功耗的基础上,提出了一种并行扫描机制的测试结构,包括访问机制的设计和测试控制器的设计.该方法可根据测试成本和测试功耗的要求,选择不同的构造方法.     

亚100 nm硅集成技术融合趋势

对亚100 nm硅集成技术融合趋势进行了展望。各项新技术使MOSFET器件可以按比例缩小到10 nm以下节点,让摩尔定律在未来很长时间继续有效。另一方面,随着硅通孔等技术的日益成熟,器件、芯片、晶圆和介质层之间将以各种灵活的方式进行互连,实现各式各样的三维硅集成。在摩尔定律指引下的器件小型化技术、沿着后摩尔定律方向的三维硅集成技术,以及两者之间的相互融合,是亚100 nm硅集成技术的发展方向。     

基于TAM分组策略的SoC测试多目标优化设计

在片上系统芯片（System-on-Chip ,SoC）测试优化技术的研究中,测试时间和测试功耗是相互影响相互制约的两个因素。在基于测试访问机制（Test Access Mechanism ,TAM ）分组策略的基础上,以测试时间和测试功耗为目标建立了联合优化模型,运用多目标遗传算法对模型进行求解。以ITC’02标准电路中的p93791电路为实例进行验证,表明此方法能够在测试时间和测试功耗的优化上获得较理想的解,且能提高TAM通道的利用率。     

IPRM: IP core resource multiplexing of core wrapper design for reducing test application time in DVFS-based multicore SoCs

A modify wrapper/test access mechanism(TAM) structure is described to explore the maximal potential capacity of TAM, named “IP cores resource multiplexing(IPRM)”, reducing test application time for DVFS-based multicore System-on-Chips(MSoCs). The IPRM core wrappers, different from standard wrappers, enable to isolated core wrapper resource again to store test data for embedded cores under test. An integer linear programming (ILP) formulation with IPRM wrapper is proposed to improve multi-site test. Experimental results of the ITC’02 SoC Benchmark show that IPRM core wrapper reduces the burdens on ATE effectively, and can reduce the test application time by 10–50%.     

一种3D堆叠集成电路中间绑定测试时间优化方案

中间绑定测试能够更早地检测出3D堆叠集成电路绑定过程引入的缺陷,但导致测试时间和测试功耗剧增.考虑测试TSV、测试管脚和测试功耗等约束条件,采用整数线性规划方法在不同的堆叠布局下优化中间绑定测试时间.与仅考虑绑定后测试不同,考虑中间绑定测试时,菱形结构和倒金字塔结构比金字塔结构测试时间分别减少4.39%和40.72%,测试TSV增加11.84%和52.24%,测试管脚减少10.87%和7.25%.在测试功耗约束下,金字塔结构的测试时间增加10.07%,而菱形结构和倒金字塔结构测试时间只增加4.34%和2.65%.实验结果表明,菱形结构和倒金字塔结构比金字塔结构更具优势.     

基于遗传算法的测试访问机制最优化

讨论了使测试访问机制最优化的几个问题,然后试着采用遗传算法来解决这些问题,在两个SoC上用遗传算法进行实验,把实验结果与采用整数线性规划方法(Integer Linear Programming,ILP)的结果进行比较可以发现效果改善的很明显。实验结果说明采用遗传算法对测试访问机制进行最优化处理的效果要好于ILP。     

A geometric approach to chip-scale TSV shield placement for the reduction of TSV coupling in 3D-ICs

In 3D ICs, through-silicon-vias (TSVs) can suffer from cross coupling if signal integrity is not considered during the design process. In this paper, coupling between TSVs is modeled, and a chip-scale TSV shielding scheme is presented. A geometric model is developed to estimate TSV coupling. The low complexity of the geometric model makes it practical for chip-scale shield placement optimization. Two shield placement algorithms are presented and compared to standard shield placement techniques that use a high complexity circuit model of coupling. Results show that our algorithms are able to reduce the total cross coupling in a layout on average 111%/129% more than standard methods.     

基于科技接受模型的移动互联网营销策略研究

文章在对国外和国内移动互联网发展状况进行分析的基础上,运用目前最有影响的用户接受信息系统的科技接受模型(TAM),提出了移动互联网推广的策略重点,以推动我国移动互联网的发展.     

基于SPARC V8 SoC平台家庭网关设计

本文以家庭网络开发为背景,利用SPARCV8SoC平台搭建家庭网关系统,实现家庭网络与INTERNET连接。     

片上系统中断机制的可靠性设计

在嵌入式系统中,中断方式因具有响应速度快、效率高等特点而得到广泛应用。目前对中断控制器的设计方法以及快速转移等研究较多,而对于中断机制的可靠性关注不多。本文尝试对中断机制中的可靠性设计进行了讨论,提出从中断检测、中断转移和中断处理等三个方面来考虑安全性原则和安全性解决方法,并结合一个具体设计,给出了中断机制可靠性设计在实际产品中的实现方法和结果。     

一种节约面积的可编程存储器内建自测试设计方法

随着深亚微米技术不断的发展,在SoC设计中存储器需求越来越大,芯片的量产需要有效率而又具有相对的低成本的测试方法.可编程存储器内建自测试方法基于客制化的控制器,提供了一定程度可靠的弹性以及所需合理的硬件成本.我们在本文提出了一个P-MBIST设计的硬件分享架构,经由分享共用的地址产生器与控制器,P-MBIST电路的面积开销能够大幅减小,利用加入的两级流水线能够达到更高的测试速度.最后,所提出的P-MBIST电路能够由使用者自定义的配置文档而自动生成.     

基于SoC设计的软硬件协同验证技术研究

软硬件协同验证是SoC设计的核心技术。介绍了基于SoC设计的软硬件协同验证方法学原理及其验证流程。然后分析了SoC开发中采用的3种软硬件协同验证方案,对其各方面性能做出比较并提出应用建议。     

基于改进的遗传算法软硬件划分方法研究

随着芯片集成度的飞速发展,集成电路的设计已经进入了片上系统（SoC,System on Chip）的时代。传统的软硬件分开设计的方法已经不再适合SoC设计的需要,而软硬件协同设计技术很好地解决了传统设计方法所不能解决的问题。软硬件划分方法是软硬件协同设计中的一个关键的问题,文章主要从基于多目标的遗传算法出发,对遗传算法主要做了两方面的改进：一方面引入小生境技术,进一步优化了算法;另一方面是引入精英保持策略,保证了算法的收敛性。并通过实验,对比不同算法之间的结果,验证了算法的收敛性。     

SoC芯片中关键路径的优化方法研究

文章对Soc系统综合时关键路径的处理方法进行了研究，从多路器电路、状态机电路以及算术单元电路三个角度，分析各种实现方式的利弊，提出了在满足系统性能的要求下进行代码设计优化的指导原则和方法，并且用Design Compiler进行综合并分析其结果。     

一款嵌入式芯片总线仲裁器的设计和评估

针对片上系统(SoC)总线设计中仲裁机制的选取往往局限于抽象的定性分析,以一款嵌入式处理器芯片为设计平台,实现了固定优先级、轮转优先级和混合优先级的仲裁电路设计,并建立了仿真测试平台,通过仿真对总线主设备的总线占有率、最差等待响应时间进行了定量分析比较,得出了混合优先级仲裁机制较单一的固定优先级与轮转优先级仲裁机制在体现公平性与优先性上更有效的结论,对其他嵌入式系统总线的仲裁设计与改进提供了很好的参考.     

基于SoC的激光陀螺检测电源

本文设计了基于SoC的激光陀螺检测电源,以混合信号系统级芯片C8051F005为核心,由输入调理、数据采集处理、键盘控制、显示模块和远程通信模块组成。软件部分主要完成了对激光陀螺检测电源的本地控制和监控编程,以及远程控制和监控的本地通讯协议编程,实现了对激光陀螺的自动控制。     

无线传感器网络SoC休眠唤醒机制的设计实现

在网络节点SoC中常用的低功耗策略是提供休眠唤醒支持.首先分析了电路功耗产生机理的基础上,采用关闭时钟和关闭电源的两种不同的休眠工作模式及为实现它们的双电源供应结构,讨论了其中的支持休眠唤醒机制的供电模块设计、数据保持和隔离设计和MAC时钟恢复问题,最后利用可配置的协处理器和双振荡器设计以实现缩短唤醒时间.