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随着高性能嵌入式系统的不断发展,芯片间及板间互连对带宽、成本、灵活性及可靠性的要求越来越高。传统的互连方式难以满足这些要求,而专为嵌入式系统提出的RapidIO架构被认为是未来技术的最佳选择之一。日前,RapidIO行业协会执行董事SamFuller接受记者采访,深入分析了该技术的特性、发展现状及其在下一代嵌入式平台中的发展前景。 相似文献
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RapidIO高速串行总线的信号完整性仿真 总被引:1,自引:1,他引:0
采用最先进的3D电磁场仿真软件对RapidIO高速串行总线进行了板级信号完整性仿真,在前仿真中对关心的设计参数进行了有效评估,形成了可信赖的指导数据;后仿真对实际设计数据进行了验证,修正了不理想的设计参数。仿真手段彻底改变了依靠经验和反复试验的设计方法,成为高速串行传输技术中不可或缺的设计手段。 相似文献
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与以太网相比,RapidIO技术在干线网络应用领域具有更加优异的性能。由于可提供更高的带宽性能、集成功能、基于硬件的协议处理和更加有效的系统成本,RapidIO成为了更加可靠的互联技术,从而使得工程师在未来的设计中拥有更多的选择。 相似文献
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围绕以太网、FC和RapidIO,对三种协议电参数进行分析对比,深入研究三种协议电参数的异同.以太网技术、FC以及RapidIO均为用于通信的协议方式,由于诞生于不同的设备或传输环境,有着不同的协议特点和通信方式,其典型电参数对比分析为相关芯片研发、电参数测试验证、测试方法优化以及不同网络间融合提供了一定参考. 相似文献
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文章探讨了一种新一代的高速总线互连技术——RapidIO互连技术,详细介绍了RapidIO协议的体系结构,并对以太网、IP、ATM信元等数据业务包传输穿越RapidIO交换结构的实现方法进行了研究。 相似文献
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本文提供了一种新型航电系统实时数据处理平台的设计方案。该平台基于 VPX 总线和飞思卡尔 PowerPC 双核处理器技术,采用 RapidIO 总线作为数据总线,千兆以太网作为控制总线,具有数据传输率高,运算能力强,可靠性高等优点。 相似文献
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处理器之间使用PCIe总线交换高速数据的需求越来越强烈,目前一一对应的PCIe总线结构不能满足多处理器之间高速数据传输的需求,迫切需要针对PCIe总线交换技术进行研究。为了提升PCIe总线的数据传输交换能力,设计了一种以IDT公司的PES32NT24AG2芯片为核心的PCIe交换器,介绍了设计方案和PICe交换器的测试方法,验证了设计的可行性。 相似文献
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随着第三代I/O技术的出现,人们开始步入高速传输的时代。在使用PCI Express、SATA等高速串行总线时,如何保持信号的完整性是一个挑战。本文结合实例,介绍信号完整性验证的基础知识和方法。 相似文献
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高速图像串行总线传输 总被引:4,自引:0,他引:4
针对图像测量中高速图像数据传输问题,提出采用串行数据传输方式代替并行数据传输方式,并介绍2种可用于图像传输的高速串行总线传输方式,分析他们各自的特点和工程应用中所需注意的问题。通过实验表明,这2种串行总线传输方式都可以很好地满足图像数据高速、可靠、长距离传输的要求。 相似文献
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介绍了一种基于高速串行总线的机载火控雷达可重构信号处理机的设计与实现,以及高速串行总线的技术优势,分析了机载火控雷达可重构并行信号处理机系统互连的需求,讨论了处理机的系统架构、串行总线协议、串行总线端点和链路管理器的设计实现和总线错误监测及处理方法。该处理机不仅有效解决了数据传输的瓶颈问题,而且实现了数据传输拓扑结构的可重构,提高了信号处理系统的灵活性和可靠性。 相似文献
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RapidIO高速串行总线的信号完整性测试 总被引:1,自引:2,他引:1
介绍了高速串行总线信号完整性测试的关键概念,主要包括抖动及分离、眼图、误码评估和码间干扰、测试误差控制等,结合实际RapidIO串行系统应用给出了测试结果,并采用抖动谱等方法对相关指标进行了详细分析。 相似文献
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基于FPGA的高速同步串行总线设计 总被引:2,自引:2,他引:0
为了实现高速同步串行总线设计,提出了基于FPGA使用硬件描述语言实现同步串行总线通信的方法,同时在工程应用中验证了其高速率和高可靠性的总线传输特性,为提高SRU(场内可更换单元)级之间总线速率提供参考。 相似文献
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密码卡在信息安全领域发挥着重要作用,但当前密码卡存在性能不足的问题,难以满足高速网络安全服务的需要。该文提出一种基于MIPS64多核处理器的高速PCIe密码卡的设计与系统实现方法,支持SM2/3/4国产密码(GM)算法以及RSA, SHA, AES等国际密码算法,系统包括硬件模块,密码算法模块,主机驱动模块和接口调用模块;对SM3的实现提出一种优化方案,性能提升了19%;支持主机以Non-Blocking方式发送请求,单进程应用即可获得密码卡满载性能。该卡在10核CPU下SM2签名和验证速度分别为18000次/s和4200次/s, SM3杂凑速度2200 Mbps, SM4加/解密速度8/10 Gbps,多项指标达到较高水平;采用1300 MHz主频16核CPU时,SM2/3的性能指标提高1倍,采用48核CPU时SM2签名速度可达到105次/s。 相似文献
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一种高速串行数据接收芯片的设计 总被引:3,自引:2,他引:3
文章设计了一种用于光纤通信的高速串行数据接收芯片。本芯片采用0.6μm BiCMOS工艺实现.最高工作频率为400M~,主要由时钟数据恢复、串并转换、10B/B解码等电路构成。在设计中,采用了双PI工环路、全差分拓扑结构、负阻放大电路与运放级联等结构,有效地减小了功耗及噪声,且用Cadence软件进行了仿真验证。 相似文献