应用于ROHC的CRC算法硬件实现

循环冗余校验(CRC)在很多通信和数据处理领域中得到广泛采用,不同应用领域对其计算需求呈现不规则的情况,无法用统一的方法实现。针对鲁棒包头压缩(ROHC)应用对CRC计算的具体需求(包括数据包序列位数不等、数据长度不规则等),以CRC串行电路结构为基础,得到相应的并行计算公式,设计并优化了CRC生成硬件逻辑结构。该硬件结构简单,不同生成多项式的并行实现电路之间切换调用灵活,数据吞吐量最高可以达到3Gb/s,能够满足无线通信ROHC实时、不规则数据处理的需要。     

基于SATAⅡ协议的CRC32并行算法的研究

在介绍CRC校验原理和传统CRC32串行比特算法的基础上,由串行比特型算法推导出一种CRC32并行算法。并结合SATAⅡ协议的要求,完成了SATAⅡ主控制器设计中CRC生成与校验模块的设计。最后通过在ISE平台上编写Verilog硬件描述语言,对SATA协议中帧结构数据进行仿真,验证该CRC32并行算法能够满足SATA接口实时处理的要求。     

USB数据传输中CRC校验码的并行算法实现

文章介绍了用于USB总线数据传输的CRC校验的原理和算法，并且采用并行电路实现USB2．0中的CRC产生和CRC校验，与传统的串行电路实现相比，并行电路实现方法虽然在芯片面积上大于串行电路实现，但由于降低了时钟频率，电路更容易综合实现，并且大大降低了功耗，有利于低功耗电路设计。     

一种CRC并行计算原理及实现方法

本文提出一种通用的ＣＲＣ并行计算原理及实现方法，适于不同的ＣＲＣ生成多项式和不同并行度（如８位、１６位、及３２位等），与目前已采用的查表法比较，不需要存放余数表的高速存储器，减少了时延，且可通过增加并行度来降低高速数传系统的ＣＲＣ运算时钟频率．     

EPON中CRC校验码的并行算法实现

EPON是基于以太网技术的宽带接入,采用以太网的帧结构。文章详细介绍了EPON中CRC校验的原理和算法,给出了采用并行电路实现EPON中CRC产生和CRC校验的解决方案,然后用M odelsim进行了仿真。与串行电路相比,这种并行电路提高了CRC算法的实时性能,为进一步实现高速系统创造了条件。     

32位CRC校验码的并行算法及硬件实现

通过对CRC校验码原理的分析,研究了一种并行32位CRC算法。该算法采用递推的方法,直接得出计算多位数据后的CRC余数与计算前余数之间的逻辑关系。相对于一般的按位串行计算或者查表并行计算的方法来说,该方法运算速度快且不需要额外的空间存储余数表,十分有利于硬件实现。     

OpenRISC处理器内的性能计数器的设计和实现

性能计数器(Performance Counter)位于处理器内部,负责对特定触发事件进行计数,可以实时反馈处理器内部性能参数.OpenRISC1200是一种免费的开源处理器核.通过处理器内部设计在OpenRISC1200处理器核内设计实现了可配置性能计数器单元.并基于该新处理器核建立了SOPC系统,在FPGA上验证了新核的应用和性能计数器单元的功能.     

TD-SCDMA中CRC的DSP实现

针对生成CRC多采用移位寄存器不易于DSP实现和实时性差的问题,提出固定寄存器的实现方法。该方法由标志位和移位算法组成,利用高性能DSP特殊指令实现,具有程序小,速度快的优点,可应用于3G、4G通信系统中。     

CRC在精确制导武器中的应用和实现

为了保证精确制导武器的在作战中与载机数据交互的正确性,我们引入了CRC校验.CRC校验是确保数据可靠性的重要措施,具有编码简单、误判概率低等特点.本文详细介绍CRC算法原理,重点介绍了其设计实现过程,这种方式已成功应用在多型精确制导武器中.     

CRC8校验算法及在飞机电气综合试验管理系统的应用

为了满足飞机电气综合试验管理系统高速网络通信中数据校验的要求,通过分析串行算法的不足之后采用并行算法实现CRC8校验。为了推导出CRC8校验的并行算法,首先通过描述除法电路结构和运算步骤,推导出串行算法及其实现电路,然后进一步通过演算实现其并行算法。这里首次给出了应用并行算法基于LabVIEW实现CRC8校验的方法,并将其应用于飞机电气综合试验管理系统。     

一种并行CRC算法的实现方法

简要分析了CRC算法的基本原理.在传统串行CRC的实现基础上,介绍了一种快速的CRC并行算法,导出了32位并行CRC码的逻辑关系,推导过程简单.与查表法比较,此并行算法不需要存储大量的余数表,可以减少延迟.同时,这种并行处理方法也适合于其他位宽并行CRC码.最后,利用ISE开发平台和Verilog HDL硬件描述语言进行设计,实现了基于此并行算法的32位并行CRC-32码的编码器,并给出了仿真和综合结果.设计出来的CRC编码器,已经成功应用于以太网的接入系统中.     

基于AHB总线的快速并行CRC算法设计与实现

循环冗余校验(CRC,Cyclic Redundancy Check)以其简单的算法、强大的检错能力和抗干扰能力,广泛应用于通信领域,以提高数据传输的可靠性。为满足高频率的数据传输要求,基于CRC基本原理,介绍了一种快速并行CRC算法,然后采用该算法基于高级高性能(AHB,Advanced High Performance Bus)总线,运用硬件描述语言Verilog HDL设计并实现了CRC计算模块。仿真结果表明,该算法能够在确保数据可靠性的同时提高CRC的计算速度。     

可扩展路由器中SPT并行计算的实现

随着互联网的飞速发展,集群结构的下一代核心路由器已经成为研究的重点.在可扩展路由器中(cluster router),并行路由算法是关键问题之一.对于广泛部署的OSPF协议,最短路径树(SPT)的并行计算是其并行化的核心难点.本文提出了一种计算最短路径树的算法－分区Dijkstra算法(D-D),分析了算法性能,并通过模拟实验验证了算法的性能.     

High-Speed Parallel CRC Implementation Based on Unfolding, Pipelining, and Retiming

This brief presents a high-speed parallel cyclic redundancy check (CRC) implementation based on unfolding, pipelining, and retiming algorithms. CRC architectures are first pipelined to reduce the iteration bound by using novel look-ahead pipelining methods and then unfolded and retimed to design high-speed parallel circuits. A comparison on commonly used generator polynomials between the proposed design and previously proposed parallel CRC algorithms shows that the proposed design can increase the speed by up to 25% and control or even reduce hardware cost     

LTE基站中PDSCH高效并行计算的FPGA实现

提出一种第三代合作伙伴(3GPP)长期演进(LTE)基站中下行共享信道(PDSCH)中比特级信号处理并行计算方案,其并行运算是基于现场可编程门阵列(FPGA)的。由于下行控制信道中数据流量相对下行共享信道偏少,为了保证控制信道与共享信道下行数据的时序对齐,并且最大程度上节省硬件资源,以满足LTE系统测试要求,必须采用并行计算的处理方式。采用VHDL语言在Xilinx公司的Virtex-6系列FPGA芯片内成功对该方案进行了验证,并对其进行优化。     

二维5／3小波变换在并行计算单元中的设计实现

本文提出了一种针对整数二维5/3小波提升算法的并行计算设计方案,其整体结构具有行变换与列变换之间并行计算、数据分组输入、不同行变换（列变换）之间并行计算的特点．文中重点介绍了该小波提升算法的取整处理模式、算法改进和硬件设计实现等方面．本文结构平均每周期输出2个变换结果,完成对N × N大小图像的处理需花费大约N2/2个时钟周期,同时在FPGA中实现最高同步时钟频率394．415M Hz