多功能电子密码锁的VHDL设计

利用EDA技术,在可编程逻辑器件CPLD上实现了一种多功能电子密码锁。为弥补传统密码锁的不足,进一步提高可靠性,该系统中所有数据的存储、运算都完全由硬件实现。利用VHDL语言对电路进行行为描述,QuartusⅡ软件中的EDA工具进行仿真及下载。整个设计过程采用自顶向下方案,设计效率高,开发成本低。采用了MAXⅡ系列的CPLD作为硬件核心,其功耗低,逻辑执行速度远高于单片机,在安防行业中有较强的市场竞争力。     

用VHDL设计直接数字频率合成器

应用EDA技术，以FPGA／CPLD器件为核心，用VHDL语言设计直接数字频率合成器。本文给出了他的工作原理、设计方法和主要的程序代码。采用FPGA设计的直接数字合成器不仅可方便地实现各种比较复杂的调频、调相和调幅功能，而且具有良好的实用性。     

基于VHDL语言有限状态机的电子密码锁设计

以现场可编程逻辑器件(FPGA)为设计载体,以VHDL语言为主要表达方式,设计了一种基于有限状态机实现主控功能的电子密码锁。利用QuartusⅡ软件平台完成了电子密码锁的功能设计与仿真,并在UP-CUP FPGA2C35-Ⅱ型实验开发平台上通过验证。结果表明,利用该方法设计的电子密码锁具有安全性高、低成本、低功耗、操作简单等优点。     

VHDL语言在数字电路中的设计与应用

根据教学实残，介绍了VHDL硬件描述语言进行工程设计的优点。他既是一种与实际技术相独立的语言，不束缚于某一特定的模拟程序或数字装王上，也不把设计方法强加于设计者，他允许设计者在其使用范围内选择工艺和方法，描述能力极强，覆盖了逻辑设计的诸多领域和层次，并支持众多的硬件模型；也是一种在数字电路教学中全新的理论联系实际的教学方法和全新的培养学生实际动手能力的有效工具。同时简要地说明VHDL硬件描述语言的支撑软件Max PlusⅡ。并结合实例详细阐明VHDL语言在Max PlusⅡ软件的环境下对数字电路的设计、应用方法及使用时需注意的几个方面事项。     

基于VHDL语言设计数字频率计

文中运用VHDL语言，采用Top To Down的方法。实现8位数字频率计，并利用Isp Expert集成开发环境进行编辑、综合、波形仿真，并下载到CPLD器件中。经实际电路测试，该系统系统性能可靠．     

VHDL语言在设计正弦函数电路中的应用

硬件描述语言已经成为当今电子设计自动化（EDA）解决方案的核心。本文用VHDL语言，以Max＋PlusⅡ为工具，用模块化的方法，设计实现一个正弦函数功能的计算电路，并通过仿真实现了预定功能。具体实现包括去抖动模块、输入信号标准化模块、编码模块、输入信号保存电路模块、译码模块、ROM模块、正弦值保存电路模块等模块。详细介绍了系统各个模块的实现，并给出了部分VHDL程序。结果表明，VHDL语言在数字电子电路的设计中具有硬件描述能力强、设计方案灵活等优点。     

基于VHDL语言的数字时钟设计

介绍了VHDL语言的特点及优势,表明了EDA技术的先进性,采用自上而下的设计思路,运用分模块的设计方法设计了数字时钟系统,并在QuartusⅡ环境下进行编译和仿真,完成了24 h计时和辅助功能设计,证明了方案的可行性,体现出了"硬件设计软件化"的新趋势。     

基于VHDL语言的数字频率计设计

介绍了VHDL语言在数字频率计设计中的具体应用，说明了实现电子电路设计的自动化（EDA）过程和EDA技术在现代数字系统设计中的重要地位和作用。     

用VHDL设计中易出现的问题及解决办法

文中介绍了基于MAX+PLUSⅡ软件为平台用硬件描述语言VHDL进行电子线路设计时易出现的问题、原因及其解决办法,并以实例作了较详细的说明。     

电子密码锁的EDA设计与实现

以现场可编程逻辑器件（FPGA）为设计载体,以硬件描述语言（VHDL）为主要表达方式,以QuartusⅡ开发软件和GW48EDA开发系统为设计工具,给出了一种电子密码锁的设计方案。同时阐述了电子密码锁的工作原理和软硬件实现方法,最后对该电子密码锁进行了时序仿真和硬件验证。     

采用EDA实现4位十进制数字密码锁

用ASM图设计 4位十进制数字密码锁的逻辑结构草图 ;在EDA的MAXPLUSⅡ平台上利用层次化结构和BUS总线 ,设计 4位十进制数字密码锁的逻辑功能图并仿真 ;在EDA下载板上测试。该设计选用价位低的中规模集成电路实现数字系统 ,用到了BCD码编码器、译码器、寄存器、数据选择器、计数器、比较器、触发器和基本的逻辑门电路     

基于CPLD的数字密码锁设计

介绍了以复杂可编程逻辑器件CPLD为核心,运用VHDL语言在QuartusII7．2环境下设计的数字密码锁。该电路安全性高、体积小、设计成本较低,具有广泛的应用前景。     

VHDL语言在数字光端机专用芯片中的一个应用

VHDL作为IEEE的标准硬件描述语言,主要用于数字电子系统EDA。IEEE正讨论该语言用于模拟电子系统设计的标准。国内也已逐渐采用VHDL设计集成电路和大型电子系统。文中结合HDB3编译码电路设计,介绍VHDL语言的状态机设计风格与设计过程。     

VHDL语言在数字电路实验中的应用

传统数字电路实验通常采用TTL或CMOS芯片,不能满足现代数字系统设计的要求。而应用VHDL的数字电路实验降低了数字系统的设计难度,因而应用更加广泛。通过介绍VHDL语言及VHDL语言的程序结构和设计流程,以数字钟为例描述VHDL语言设计数字电路模块化、自顶向下的设计方法,从而说明VHDL语言在数字电路实验中的优点,对实验教学有一定的指导作用。     

数字相关器及其VHDL设计

利用VHDL(甚高速集成电路硬件描述语言)对硬件进行设计可简化电路设计工作。在数字通信的数据传输过程中,需要保持数据在传输过程中的同步,因此要在数据传输过程中插入帧同步字并用数字相关器对帧同步字进行检测,从而有效地避免发送数据与接收数据在传输过程中出现的异步问题。以10交叉码作为帧同步字的主要格式,基于FPGA进行了数字相关器的VHDL设计。     

用VHDL语言实现数字系统

通过几个例子讲述了用VHDL语言实现数字系统。首先介绍了多路复用器的实现．其次说明了用VHDL语言编制数字钟．具有时、分、秒、计数显示功能，具有清零、调节小时、分钟、秒的功能，最后谈了实现8位通用寄存器．采用VHDL语言设计数字系统是当今的趋势，是我国电子工业在世界市场上生存、竞争与发展的需要。     

用VHDL设计高速数字相关器

介绍了通信技术中数字相关器的工作原理,用VHDL设计了十六位高速数字相关器,并给出了仿真波形图,最后用CPLD实现了高速数字相关器。     

数字频率计的VHDL程序设计

介绍了VHDL语言在数字频率计中的具体应用,给出了仿真波形,说明了实现电子电路的自动化设计（EDA）过程和EDA技术在现代数字系统的重要地位及作用。