并行级联卷积码的最新进展

并行级联卷积码（Ｔｕｒｂｏ码）是近年来在编码理论上的一个重大突破，其性能与信道容量极限的差距可小于１ｄＢ。有着极其广阔的应用前景。这种编码方式的优异性能来源于其独特的码结构和迭代译码算法，使其成为一种接近随机编码的可译码。它的编译思想将对编码研究产生重要影响。本文将在编码结构，性能分析与码设计、简化算法及应用等方面对这种码的研究现状与前景作一综述。     

卷积码编码及其Viterbi译码的实现

对3G系统中定义的卷积码编码进行了分析,并以1/2卷积码为例重点讨论了编码和Viterbi译码算法的实现方案。为求系统在保持同等性能条件下可以高效率实现,对Viterbi译码实现中的留存路径更新、数据溢出处理和输出判决部分进行了优化,优化的结果使得系统的性能和效率都有提高。根据仿真结果对系统的性能进行了分析,其结果对系统的工程实现有着重要的参考价值。     

通信系统中卷积码编解码器的VHDL实现

卷积码作为通信系统中重要的编码方式,以其良好的编码性能,合理的译码方法,被广泛应用。在阐述卷积码编解码器基本工作原理的基础上,给出了（3,1,2）卷积编码器和（2,1,1）卷积解码器的VHDL设计,在QuartusII环境下进行了波形仿真,并下载到EPF10K10LC84-3上进行了验证,其结果表明了该编解码器的正确性和合理性。     

级联卷积码的性能评估

本文给出了三个采用卷积码的数字通信系统,并对其性能进行了评估.其中两个系统采用了用两个短的卷积码进行级联的方式(称为级联系统). 而另一个则是现在普遍使用的卷积编码方式,它采用一个长的卷积码(称为基联系统),三个系统的编码效率和约束长度分别采用R=2/3和K=3,R=3/4和K=2,以及R=1/2和K=7.前两个系统在Viterbi译码器进行硬件判决之前采用了软判决.两个级联系统中最为突出的特点是它们的译码器的复杂程度被大大降低,整个系统的复杂程度比基联系统改变了25%到50%.     

删除卷积码参数快速估计算法

删除卷积码构造简单、码率可变、译码灵活的特点使其在自适应编码调制(AMC)技术和多级编码系统(MLC)中得到了大量应用。针对删除卷积码的盲识别问题提出了一种基于生成矩阵特征搜索的快速估计算法,该算法充分利用了删除卷积码生成矩阵的特殊性质,大大减少了搜索范围,仿真结果证实算法有效,且计算量低于文献中已有算法。     

卷积码译码的神经网络方法

本文讨论了用前向神经网络(RBFN)实现卷积码译码的方法。该方法通过在接收序列中加窗克服了卷积的码长问题。这种译码器构造简单,不需要学习和训练。其译码性能介于硬判决和软判决Vitebi译码性能之间。     

卷积码的Matlab仿真及其性能研究

信道编码是数字通信系统中的重要组成部分,他是保证信号可靠传输的一种重要方式。卷积码以其优越的性能被广泛使用在数字通信系统中。(2,1,7)卷积编码已经是国际卫星通信的标准。介绍了卷积码的特点以及卷积码的编码、译码原理,主要讨论了卷积码的Viterbi译码及其算法,最后通过Matlab仿真,对卷积码的性能进行了理论分析和实验仿真。     

基于FPGA的卷积码译码器设计

针对目前卷积码译码器占用资源较多,最高工作频率较低的缺点,设计了基于FPGA的（2,1,8）卷积码译码器。该译码器采用硬判决维特比译码算法。为有效提高译码器的工作频率,采用寄存器存储路径度量和幸存路径。通过分析译码启动过程中状态转移图上各个状态与其前一状态的关系,找到了硬件实现该过程的一种简单方法。通过分析译码过程中各个状态路径度量值之间的差值的变化规律,找到了采用硬判决维特比译码算法时,存储各个状态路径度量值的寄存器的最小位宽。在Quartus2集成开发平台上用Verilog HDL语言编写了译码器的源代码,并进行了编译、综合、仿真。结果表明所设计的卷积码译码器工作频率高,且输出时延小,占用资源较少。具有一定的实用价值。     

两类高信息率卷积码

本文提出了自由距离分别为3和4,信息率为(2~n-1)/2~n的两类卷积码及其编译码方案。在相同信息率和启由距离的条件下,这两类码的状态数已达到最小。用文中的译码方法,其译码复杂度比标准Viterbi算法简单,译码复杂度之比为O(2~(-v) 2~(n 1-2n)),2'是状态数(v=n或n 1分别对应于自由距离3或4的码)。     

Punctured卷积码在HDTV信号传输中的应用

基于Punctured卷积码的特点 ,本文分析了其在HDTV(High -DefinitionTV)信号传输中的应用 ,分别在AWGN信道和Rayleigh衰落信道下将Punctured卷积码用于静态图像传输 ,通过计算机仿真给出了其性能分析并与RS码进行了比较。     

一种删除卷积码识别方法研究

伴随自适应编码调制（AMC）技术的提出与应用,删除卷积码识别已成为自适应通信领域一个亟需解决的问题.针对以（2,1,m）卷积码为源码的删除卷积码识别问题,提出了一种基于构建分析矩阵和遍历删除模式的识别方法.该方法首先由构建的分析矩阵识别出删除卷积码码率和校验多项式矩阵,进而通过遍历确定删除模式,推导得出（2,1,m）源卷积码的生成多项式矩阵.最后,通过MATLAB实例仿真验证了该方法的有效性,并分析了其容错性能.     

Low-Rate Convolutional Code Applications in Spread-Spectrum Communications

Low-rate convolutional codes are useful as an interference mitigation technique in frequency-hopped spread-spectrum systems. In this paper we show how good low-rate convolutional codes can readily be constructed from higher-rate codes that are known to exhibit good performance. The performance of low-rate convolutional codes is established theoretically and through the use of computer simulation and hardware experimentation. Typical performance curves are shown for convolutional codes with rates between 1/64 and 1/2, both in additive white Gaussian noise and in burst interference. The impact of code rate, constraint length, burst length, interleaving and modulation on total system performance are discussed.     

卷积码在OFDM系统中的性能分析及仿真

正交频分复用（Orthogonal Frequency Division Multiplexing,OFDM）技术作为802.11物理层标准,已经广泛应用于无线通信系统中.通过Matlab编程实现了OFDM系统的仿真,采用高斯白噪声信道,并使用卷积码作为系统的差错编码,对不同编码速率和不同约束长度下的卷积码对OFDM系统带来的误码率影响进行了仿真.结果表明在中低码率情况下使用卷积码作为信道编码可使OFDM系统的抗干扰能力有明显的提升,并且系统的传输时延较小,采用低速率编码结构或增加约束长度都会增强卷积码的纠错能力.     

基于FPGA的卷积码Viterbi译码器性能研究

基于FPGA的卷积码Viterbi译码器,其性能与译码算法参数设置密切相关。在采用VHDL语言设计实现译码器的基础上,通过仿真,分析了Viterbi译码器参数的设置情况,就幸存路径长度、编码存储度等参数对FPGA译码器性能的影响进行了讨论,并给出了这些参数的最佳取值。对卷积码编译码参数设计具有较好的指导性和实用性。     

基于FPGA的卷积码的编/译码器实现

首先阐述了（2,1,2）卷积码的原理和维特比（Viterbi）译码的实现过程,并对编码器、Viterbi译码器进行了现场可编程门阵列（FPGA）设计和实现。仿真表明了设计模块的正确性,而且能够满足速度和精度的要求。其次对最大自由距离的非恶性卷积码在高斯白噪声（AWGN）信道下的误码率性能进行分析,通过Matlab仿真表明卷积码具有很强的纠错能力,当卷积码的约束长度增大时,其误码率逐渐降低。结果表明所设计的卷积码译码器输出时延小,占用资源较少。具有一定的实用价值。     

QAM调制下基于卷积码与累加编码调制级联的纠错码性能研究

基于卷积码与累加编码的PPM调制级联码(SCPPM)在泊松信道光PPM调制下具有极优异的性能。文章将这种累加编码结构引入到QAM调制中,分析其性能。将卷积码+累加编码+QAM调制串行级联(SCAQAM)纠错方案与常规基于卷积码、并行级联卷积码(Turbo)以及低密度奇偶校验码(LDPC)的比特交织编码调制迭代译码(BICM-ID)系统进行比较,并进一步比较了SCAQAM系统的自然、格雷、反格雷星座映射方式。结果表明,在高阶QAM调制下,这种纠错结构具有极优异的误码性能。对于16QAM及64QAM调制,SCAQAM相对于另外几种纠错码结构的BICM-ID系统分别有约0.3和0.5 dB的性能提升,只有卷积码与累加码结合才更具性能优势。并且SCAQAM将累加后的比特流以反格雷方式映射具有更优异的性能。     

LTE中卷积码的译码器设计与FPGA实现

基于长期演进（LTE）的Tail—biting卷积码,介绍了维特比译码算法,它是一种最优的卷积码译码算法。由于Tail—biting卷积码的循环特性,采用固定延迟译码的方法,降低了译码复杂度。通过使用全并行的结构及简单的回溯存储方法,设计了一个具有高速和低复杂度的固定延迟译码器。在FPGA上实现并验证,验证结果表明译码器的性能满足了LTE系统的要求。     

On Convolutional Coupled Codes

The error correcting performance of the parallel concatenation of two convolutional codes is very promising. Inspired from this construction which is near the Shannon limit error correction performance, we consider a further development of concatenated codes. In this construction systematic convolutional codes and rate 1/2 systematic block codes are linked together such that only the systematic part of the convolutional codes is encoded with the block encoders. The bits of each information vector of the convolutional codes are scrambled by a given interleaving before entering to the block encoders. Then, differently from the Turbo codes, in which information symbols and the redundancy from the constituent codes are transmitted [1], we transmit only the redundancy from the convolutional and block codes. We call this construction convolutional coupled codes and code coupling is the new scheme of code concatenation. The structural properties of the generator matrix of the convolutional coupled code is investigated. It's minimum distance is lower and upper bounded and we introduce the term of the effective free distance. Simulation results will show, that convolutional coupled codes have the potential of being a realistic alternative to Turbo codes.