基于MC8051 IP核的多周期同步测频改进

分析多周期同步测频原理及误差,在此基础上提出一种多周期同步测频的改进方法。该方法通过对标准频率计数值的修正,在不提高系统时钟频率和闸门时间的前提下,实现了测量精度的提高,并详细分析了其测量误差。最后,讨论了在FPGA中利用MC8051 IP核来实现真正意义的高性价比的SoPC频率测量问题。     

DPWM with High Resolution and Low Power Consumption Based on FPGA

提出了一种基于FPGA实现低功耗、高分辨力数字脉冲调制(DPWM)的设计方案.该方案在获得高分辨力DPWM的同时降低了对系统时钟频率的要求.该方法充分利用了数字时钟管理器(DCM)的倍频及移相功能,而且使DCM模块只在开关周期的1/16工作从而减少系统的功耗.在系统时钟频率为16 MHz,开关频率为1 MHz,实现了11位分辨力的DPWM并通过了FPGA对其的仿真及验证.     

幅度调制信号数字化测频技术

该文介绍了一种幅度调制信号数字化测频技术。首先介绍了几种传统的频率测量技术,重点介绍了差分相位法在频率测量领域中的应用。针对差分相位法对幅度调制信号测频误差大的问题,设计了针对幅度调制信号测频的改进方案,介绍了方案原理、系统组成架构、时钟方案以及系统详细工作流程。最后,设计了仿真测试流程,通过测试结果可以看出该方案可以实现幅度调制信号频率测量,并且测频精度高、速度快。     

基于FPGA的低功耗高精度DPWM设计

提出了一种基于FPGA实现低功耗、高分辨力数字脉冲调制(DPWM)的设计方案。该方案在获得高分辨力DPWM的同时降低了对系统时钟频率的要求。该方法充分利用了数字时钟管理器(DCM)的倍频及移相功能,而且使DCM模块只在开关周期的1/16工作从而减少系统的功耗。在系统时钟频率为16 MHz,开关频率为1 MHz,实现了11位分辨力的DPWM并通过了FPGA对其的仿真及验证。     

一种多路可编程高速时钟电路的设计

本文采用博亚20MHz高稳定度晶体振荡器、集成VCO的低相位噪声锁相环时钟芯片LMX2531、高精度时钟扇出器HMC987LP5E和多阶低通滤波器,实现具有低相噪特性的4路并行输出、频率最高为2.5GHz的高速时钟电路的设计。文中给出了多路可编程高速时钟电路系统的原理框图,并详细论述了控制寄存器的参数配置以及初始化顺序过程。该时钟电路已应用于20GSa/s数字示波器的高速ADC采样模块中,实际测试及工程应用均表明,整体指标达到设计要求。     

高性能中频采样系统的设计与实现

为提高中频采样系统性能,降低板级噪声,加大采样频率的灵活性,设计并实现一种高性能中频采样系统.该系统利用AD9518-4实现可配置的采样时钟,根据不同的采样要求,AD9518-4可提供多路不同频率的输出.系统还采用AD8352型运算放大器作为A/D转换器前端驱动电路,将单端中频输入信号转换为差分信号,并进行相应放大,滤波等工作.配合AD9445型A/D转换器.获得14位低电压差分输出信号.实验结果表明,该系统在40 MHz中频信号输入的情况下,信噪比达到77.4 dBFS,并可实现采样时钟的可编程配置.与传统方案相比,该采样系统信噪比、无杂散动态范围,有效比特位等性能指标都得到明显改善.     

基于FPGA与单片机的等精度频率计的设计

根据等精度测量原理,设计了一种基于FPGA和单片机的等精度频率计。系统主要包括信号预处理电路、单片机控制电路、FPGA测频电路和显示电路等。被测频率信号和标准频率信号经过整形放大处理后输入FPGA．单片机控制FPGA对两路信号进行计数并读取测频数据,单片机将读取的测频数据经过运算处理后显示。测试结果表明,该频率计实现了整个频率测量范围内的测量精度相等,测量精度高,稳定性好。     

适用于1000Base-T以太网的低抖动低功耗频率综合器

采用高速鉴频鉴相器(TSPC)、经典抗抖动的电荷泵、交叉耦合差分延迟单元以及电阻分压相位内插电路等结构设计了一个应用于1000Base-T以太网收发器的频率综合器电路,并能兼容10/100Mbps模式.该电路同时满足发送电路上升下降斜率控制和时钟恢复电路对于多相时钟(128相)的需要,大大节约了面积和功耗.在晶振的绝对抖动σ约为16ps情况下,输出25MHz测试时钟信号σ仅为11ps.表明该频率综合器有较强的抑制噪声能力,能很好满足发送和接收电路对于时钟性能的要求.芯片采用SMIC 0.18μm的标准CMOS工艺,电源电压为1.8V,功耗小于4mW.     

适用于1000Base-T以太网的低抖动低功耗频率综合器

采用高速鉴频鉴相器(TSPC)、经典抗抖动的电荷泵、交叉耦合差分延迟单元以及电阻分压相位内插电路等结构设计了一个应用于1000Base-T以太网收发器的频率综合器电路,并能兼容10/100Mbps模式.该电路同时满足发送电路上升下降斜率控制和时钟恢复电路对于多相时钟(128相)的需要,大大节约了面积和功耗.在晶振的绝对抖动σ约为16ps情况下,输出25MHz测试时钟信号σ仅为11ps.表明该频率综合器有较强的抑制噪声能力,能很好满足发送和接收电路对于时钟性能的要求.芯片采用SMIC 0.18μm的标准CMOS工艺,电源电压为1.8V,功耗小于4mW.     

单芯片SONET／SDH时钟卡IC

DS3100集成了2路数字PLL（DPLL）、4路APLL、14路输入、11路输出和2路完整的DS1／B1收发器。当与适当的TCXO或OCXO配合使用时，该器件符合所有国际网络同步标准，包括TelcordiaGR1244和GR-253（3E级、3级、4E级、4级和SMC级），ITU—TG．812和G．813，以及ETSI ETS300462。它能够持续监控多达14路输入时钟的状态和频率精度，内置参考时钟选择逻辑可以为两路DPLL之一自动选择最高优先级的有效输入时钟。     

基于FPGA的高精度时频测量设计与实现

由于数字器件的运行时钟受限,基于数字处理芯片的时频测量的精度很难提高;利用FPGA内部锁相环的特点,设计了采用同频多相的多个时钟同时对输入信号进行测量,对各个时钟的测量值进行平均的高精度时频测量方法;介绍了采用产生多个同频多相时钟的方法,详细说明了采用多个同频多相的时钟同时进行时频测量的具体步骤;实际测量表明,该方法实现较为简单,能够在不提高时钟运行速率的情况下,成倍地提高信号的时频测量精度。     

基于FPGA的高精度时频测量设计与实现

由于数字器件的运行时钟受限,基于数字处理芯片的时频测量的精度很难提高;利用FPGA内部锁相环的特点,设计了采用同频多相的多个时钟同时对输入信号进行测量,对各个时钟的测量值进行平均的高精度时频测量方法;介绍了采用产生多个同频多相时钟的方法,详细说明了采用多个同频多相的时钟同时进行时频测量的具体步骤;实际测量表明,该方法实现较为简单,能够在不提高时钟运行速率的情况下,成倍地提高信号的时频测量精度。     

基于FPGA的OBS边缘节点总线控制硬件设计

给出了一种OBS边缘节点总线控制的硬件设计方案。该方案采用循环四次握手的方式完成主模块与其它从模块的通信,用轮询的方式把几个可能引起时序上冲突的信号,按顺序分配到不同的时钟周期上。整个方案以FPGA芯片EP2C20F484C8为基础实现,在Quartus Ⅱ软件上编译通过。仿真结果显示:该方案不仅能够解决时序冲突的问题,而且最高工作频率达到340 MHz,在整个控制模块中占用的逻辑单元(LE)数目仅为0.9%。     

基于Stratix系列FPGA的FFT模块设计与实现

主要介绍基于现场可编程门阵列(FPGA)的微波接力通信中FFT模块的设计与实现方案.提出一种全并行流水结构,采用新一代大容量的高速Stratix系列FPGA可以在N个系统时钟之内完成N点的FFT,性能稳定、运算速度快,完全能满足信号实时处理的要求.     

卷积神经网络的FPGA并行加速设计与实现

为提高目前硬件设备上运行卷积神经网络的速度和能效,针对主流的卷积神经网络提出了一种基于现场可编程门阵列(Field Programmable Gate Array,FPGA)的流水线并行加速方案,设计优化了数据存储模块、卷积计算模块、池化模块以及全连接模块,结合高层次综合技术构建了基于FP GA的卷积神经网络基本单元.为了降低加速系统的硬件开销,在保证卷积神经网络精度损失很小的前提下,采用数据量化的方式将网络参数从32位浮点数转化为16位定点数.系统测试使用MNIST数据集和CIFAR-10数据集,实验结果显示,所提出的卷积神经网络FPGA加速具有更快的识别效果,并且该方案在资源和功耗较少的情况下可以提供更好的性能,同时能够高效地利用FP GA上的硬件资源.     

FPGA内的多时钟管理与设计

数字电路中的时钟管理和设计是一个非常重要和关键的问题,对FPGA内使用的时钟依据频率和来源提出了划分,分别讨论了它们的性质、特点和使用场合;然后探讨了不同时钟域数据传输和切换的问题,举出了使用触发器、鉴相器和FIFO缓冲解决上述问题的3种不同的方法;最后给出了一个FPGA内部使用VHDL语言设计实现多时钟15路复接器的例子。     

基于FPGA的神经元相关性分析的设计与实现

利用Verilog HDL语言,Xilinx的ISE平台实现了神经元相关性分析的设计.首先对神经元相关性分析的理论和软件实现的方法进行了简单介绍,然后对相关性分析的主要模块进行了设计,最后用ModelSim进行了功能仿真和时序仿真,用ISE做了逻辑综合与实现以及性能分析.所选FPGA器件xc5vlx220-2ff1760逻辑资源消耗只占7%,最高时钟频率可以达到240Mhz左右.只需要48个时钟周期就可以实现两个神经元之间相关性的计算,也就是200ns.64通道的情况下需要0.4ms,而用软件实现的方法至少需要几秒的时间,这样可以对神经元之间的相关性进行实时性分析.     

ADF4360—4原理及其在GPS信号源中的应用

通过分析频率合成器ADF4360—4的工作原理、性能特点及其典型应用,提出一种以FPGA芯片和频率合成器ADF4360—4为核心的GPS信号源系统,给出了总体及模块设计方案,并分模块进行了设计与实现。测试结果表明,以FPGA芯片为核心的基带／中频模块完成了GPS信号的BPSK调制和扩频调制,实现了GPS数字中频信号输出;以频率合成器ADF4360—4为核心的射频模块完成了上变频功能,实现了信号的射频调制。     

基于FPGA和TFT彩屏液晶的便携示波器设计

设计了以FPGA为核心采集模块,以单片机为显示控制核心,以TFT彩屏液晶为显示器件的便携数字存储示波器.通过异步FIFO实现了FPGA中高速数据流与单片机处理速度之间的速率匹配.以三总线结构以及控制信号的握手协议为基础,保证了FPGA与单片机通信的有效性和可靠性.该系统具有自动频率控制(AFC)和自动增益控制(AGC)...     

基于单片机和FPGA的频率特性测试仪的设计

该系统基于扫频外差基本原理,以单片机和FPGA构成的最小系统为控制核心．可在任意指定频段内测量被测网络的幅频和相频特性并显示相应曲线。系统分DDS扫频信号源、被测网络、幅度和相位检测、控制模块及幅频、相频特性曲线显示等部分,在100Hz～100kHz范围内可自动步进测量被测网络的幅频特性和相频特性并自动设置频段范围,观察不同频段内网络的幅频特性和相频特性,并在示波器上同时显示幅频曲线和相频曲线。