STM-4提取VC-12解复用的FPGA设计

SDH作为当今通信网络重要的传输手段,具有前向和后向兼容性,各种不同速率的PDH信号、B-ISDN和ATM信号及其他新业务信号可通过适配复用进STM—N帧。论文通过对SDH复用原理的研究,提出了一种取代成帧器,基于FPGA的从STM-4提取VC-12解复用的设计方法,并选用Altera公司Stratix ii gx系列FPGA进行方案实现,最后加载到FPGA,在SDH测试仪搭建的环境下,利用QUARTUS Ⅱ的在线采集工具SignalTap对设计进行了验证。     

SDH中E1/VC-4异步映射复用的设计及FPGA实现

分析了SDH中E1支路信号异步映射复用进VC-4的过程,并据此完成了E1/VC-4异步映射与复用电路的设计与实现,对电路中各个功能模块的设计原理进行了详细分析,重点讨论了时钟/使能信号产生电路的设计和确定缓冲存储器容量的算法.最后本设计在ALTERA公司的EP1C6T144C8器件上进行了验证.     

两路STM-1开销和支路净荷处理的设计实现

利用低成本的FPGA实现两路STM-1开销和TU3/TU12支路净荷处理,同时利用FPGA内嵌的PLL产生155m线路时钟和77M参考时钟,以满足系统对时序的要求.设计支持19m和77m两种Telecom bus总线接口,支持TU3/TU12或混合模式的净荷处理.     

基于解复用/复用方法实现数据同步及其FPGA实现

本文涉及数字信号传输技术,是一种基于FPGA的通过解复用、复用的方法实现数据同步的方法,并以一个同源的但有传输延时变化的时钟之间的数据同步为例,分析了该方法在节省FPGA RAM资源上的优势,通过数据证明该方法结构简单、占用逻辑资源少,能有效地降低数据同步的延时,容易满足实际设计的需要。     

SDH中E3复用/解复用系统的FPGA实现

基于FPGA设计了SDH中E3信号复用/解复用系统,包括HDB3编/译码模块、码速调整模块、映射/解映射模块、定位/解定位模块和复用/解复用模块等。在QuartusⅡ9.0中进行了仿真、综合、布局布线和时序仿真,直至各部分功能分别实现,并在Altera公司的Cyclone第四代产品EP4CE115F29C7N上验证了其正确性。用SDH分析仪ANT-5对设计结果进行了一周的测试,误码为0,说明设计基本正确。     

基于SPI高速分时复用/解复用的方法实现数据传输及其FPGA实现

本文讨论数字信号传输技术,其是一种基于FPGA的通过SPI总线高速复用、解复用的方法实现数据传输的技术.主要以两块Kintex-7系列芯片之间的数据传输为例,其在节省硬件资源上具有传输可靠、延时小的优势.实验数据表明,该方法不仅结构简单、实用性高,并且能有效地减少硬件资源的开销,更容易满足实际设计的需求.     

STM-1信号中63个2Mbi/s的互通

介绍了SDH的STM—1信号中的TU-12支路信号时隙安排,以便读者对不同厂家的设备是否符合ITU-T建议有所了解。     

MPEG-2传输流解复用在内嵌ARM核的FPGA上的实现

本文介绍了MPEG-2传输流解复用的原理,使用内嵌ARM的FPGA芯片EPXA10实现了MPEG-2传输流的解复用,并从硬件设计和软件结构两个方面详细地介绍了设计思想。     

共享RAM的E1/SDH映射算法

在同步数字体系(SDH)网中,E1是一种重要且常见的业务类型,大量的接入设备需要完成E1到SDHTU 12的映射/解映射.文章通过对SDH帧结构和E1映射机制的分析,提出了一种时分复用共享RAM的E1映射算法,该算法能够大大减少先进先出(FIFO)的使用和逻辑资源的占用,尤其适于在接入网设备中利用专用集成电路实现低成本的E1接入.     

基于VORTEX套片的高速复用/解复用解决方案

本文介绍了一种基于ＰＭＣ公司ＶＯＲＴＥＸ套片的复用／解复用模块解决方案,给出了该方案的原理框图 和性能指标,对模块内各组成子模块的功能、实现方式及信号关系等进行了描述。     

SDH技术及STM-1系统工作图解

本文简要介绍了SDH技术的一般原理和系统构成,指出了SDH技术对世界通信事业的重要性。为了便于大家对该新技术的理解,尤其是对其帧结构的理解,作者以140Mb/s和2Mb/sPDH信号接入STM—1系统为例,试图以图解加说明的办法解释其工作过程。     

MSOH processor for STM-0/STS-1 to STM-4/STS-12: component of a SDH/SONET library

The purpose of this paper is to show the requirement specification, the architecture and verification of the designed component for the multiplex section overhead processing for transmission systems using a SDH/SONET data stream for STM-0/STS-1 to STM-4/STS-12 signals (ITU-T, Telecommunication Standardization Sector of ITU. G.707; ITU-T, Telecommunication Standardization Sector of ITU. G.783). Its purpose is to allow the fast design of network elements. This component calculates the bit error in each of the STM-0/STS-1, bit error per frame, block error per frame, bit and block error in one second, signal failure and signal degrade conditions, bytes filtering and far end error reporting. Some advantages respect other components in the market are obtained. This component for a SDH/SONET library has been coded using VHDL, verified and synthesized using Synopsys tools.     

基于FPGA的STM-1数据采集卡的硬件设计

文中介绍了3G网络相关接口与协议内容，着重分析了STM—1数据采集卡的工作原理与硬件结构设计。     

3G网络测试仪STM-1 IMA数据采集卡的设计与实现

Iub接口是第三代移动通信系统(3G)无线接入网中最重要的网络接口之一.文章针对Iub口的传输及现有Iub接口数据采集卡的不足,设计了一种模块化的信道化数据采集卡;提出了一种基于空分交换和时分交换的STM-1/El复用解复用方法,一种基于扫描单元和扫描索引的自动获取反向复用的异步传输模式(IMA)组捆绑的算法.测试应用表明,该数据采集卡具有较好的灵活性和兼容性.     

基于STM-4的SDH背板总线的研究与设计

研究了STM-4的SDH光传输设备的背板总线内容,针对SDH背板总线最核心的业务总线,提供了LVDS SerOes和CML SerDes这两种设计方案,并给出了初步设计参考图.     

基于FPGA技术的SDH交换芯片设计与实现

介绍一种基于FPGA技术实现SDH宽带交换功能的方法,采用Altera的EP1SGX25F芯片完成了16路2.488Gb/s的接收、发送、成帧、解帧和交换功能,运用T-S-T三级交换结构达到了交换粒度为STM-1的40Gb/s无阻塞交换能力.     

Jitter performances of STM-16 line regenerator in SDH system

In the modern high-speed telecommunication networks on fiber optic (SDH standard), the long distance transmission links (e.g. a transoceanic transmission line) employ several cascaded regenerators. To ensure the synchronization of these networks, the jitter at each regenerator span has to be limited rigorously and maintained within permissible levels, according to ITU-T Recommendations and ETSI Standards. In this paper the architecture of an STM-16 line regenerator (bit rate equal to 2·48832 Gbits/s) is analyzed with particular consideration to the traffic timing characteristics. The influence of traffic timing blocks on jitter performances of the regenerator is investigated more in depth. © 1997 John Wiley & Sons, Ltd.     

用于SDH STM-4光发射机的4:1复接器和激光驱动器

采用CSMC0.6μm CMOS工艺设计实现了速率为622Mbps的4∶1复接器和激光二极管驱动器电路。4∶1复接器采用树型结构,由3个2∶1复接器组成。激光二极管驱动器电路由两级差分放大器和一级电流开关构成,级间采用源级跟随器隔离。电路芯片尺寸为1.5mm×0.7mm。电路采用单一正5V电压供电,功耗约为900mW。测试结果表明,电路的最高工作速率超过1.25Gbps速率,输出最大电流超过85mA。     

A compact 3R-receiver module for short-haul SDH STM-16 systems

This paper describes a complete 3R optical receiver module for synchronous digital hierarchy (SDH) STM-16 short-haul systems, housed in a 20-pin dual-in-line (DIL) ceramic package. The module includes an InGaAs p-i-n photodiode, a commercial GaAs transimpedance amplifier, and a custom-made silicon bipolar frequency- and phase-locked loop (FPLL)-based clock and data recovery (CDR) circuit. The fiber pigtail is actively aligned to the photodiode by using a proprietary technology that uses a silicon-based optical submount assembly (OSA). The use of a clock recovery circuit based on an FPLL allows avoiding an external low-frequency reference clock and achieving a root-mean square (rms) jitter of 0.075 UI. The module requires two supply voltages of 5 V and -4.5 V, for a total power dissipation of 930 mW, and has a total volume below 0.75 cm³ (24.7×9.9×3 mm³). Measurements have shown full compatibility with SDH standards