LTE系统中混合基FFT的算法分析与C实现

在LTE系统中存在基2和非基2的FFT的情况,但是目前FFT的算法实现和优化的研究主要是基于基2和基4,很少有针对基3和基5算法以及把其结合在一起实现混合基FFT的研究。因此,本文主要对LTE系统基3和基5混合基的WFTA算法和PFA算法进行研究分析,最后对15点混合基FFT进行C实现仿真。     

再谈地面数字电视单载波系统移动接收的实现

作为《地面数字电视单载波系统如何实现移动接收》的续篇,在回顾典型案例及介绍地面数字电视单载波系统的新进展后,补充讨论接收端的一些时间域处理技术:1)从相位域和时间域分析主信号和单个“0 dB回波”的能量叠加后,C/N门限值可望下降约1.5～2.5 dB;2)对“同步码捕获/保持”采用“部分序列法”可缩短所需时间,作补充说明;3)对自适应信道均衡器的卷积运算则提出“6 msb(最高有效位)/符号处理法”替代原8比特/符号,以显著节省运算资源.     

基于FPGA的FFT处理器设计

在OFDM系统中，调制和解调是通过FFT来实现的，FFT算法的实现是实时高速信号处理系统设计中的难点。针对FFT在OFDM通信系统中的实际应用，提出了一种切实可行的基于FPGA（现场可编程门阵列）的FFT实现方法与硬件结构。论文重点介绍FFT控制模块的设计原理，设计了一种新的FFT控制器结构，并采用Quartus对控制器做了详细的仿真研究。结果表明控制器使蝶形运算、读取数据、存储数据等操作协调一致，而且提高了系统的处理速度，在计算和数据通信间取得了平衡。     

基于FPGA的快速傅里叶变换FFT处理器设计

FFT是DFT的快速算法,广泛应用于语音处理、数字通信、计算机等领域。该设计基于FPGA实现,采用基2时域抽取FFT算法,以倒序输入,顺序输出的方法实现字长为12位的256点FFT变换,将蝶形运算单元设计成为一种只需3个时钟周期就能进行一次蝶形运算的特殊结构,使蝶形运算的时间大大缩减。在系统仿真时以两个正弦波的叠加信号为测试信号,在Modelsim中进行仿真,验证设计的正确性。     

超长点数FFT的设计与实现技术

随着宽带雷达系统所采用的信号带宽不断增加,为了实时完成脉冲压缩处理,需要进行超长点数FFT运算。本文提出一种超长点数FFT运算的实现方法。运用二维FFT算法,基于高性能FPGA处理平台,将超长点数FFT运算转换为两级短点数FFT的级联处理,并通过片外存储器解决片内存储资源有限的问题。实现结构上采用并行处理结构,显著提升了运算速度,可以实现在5ms内完成4M点数的FFT运算。实验结果表明,在相应的处理平台上,本文提出的超长点数FFT实现方法可以满足雷达系统的实时性需求,解决了宽带雷达实时脉冲压缩的关键问题。      

非基2点FFT处理器的设计及实现

在总结已有的FFT实现方法基础上,提出了一种通用FFT处理器的设计;这种FFT实现结构可支持非基2点FFT,硬件资源得到了优化,处理速度可以满足高清晰度数字电视地面传输系统的要求.     

二维级联流水结构大点数FFT运算器实现研究

大点数快速傅里叶变换(FFT)运算在雷达、通信信号侦察中有广泛应用,其基于现场可编程门阵列(FPGA)的实现方法有重要的研究价值。推导出点数为N的大点数FFT运算分解为2级小点数FFT运算级联的运算公式,在此基础上给出其实现步骤,从流水线结构设计、基本运算单元以及地址生成等方面详细介绍一维列(行)变换的工程实现方法,并给出列、行变换之间所乘旋转因子的压缩算法。工程实际应用表明,该大点数FFT运算器具有变换速度快、调试方便及可在单片FPGA实现的优点。     

基于Nios的FFT算法软硬件协同设计

在深入研究Nios自定制指令的软硬件接口的基础上,利用Matlab/DSP Builder建立快速傅里叶变换FFT核心运算指令基本模型,然后用Altera公司提供的Singacompiler工具对其进行编译,产生Quartus Ⅱ能够识别的VHDL源程序,并将此程序在Nios中自定制成相关的FFT运算指令.利用自定制的FFT运算指令,在Nios中利用C语言编写基于Nios的FFT算法程序,实现了FFT运算的软硬件协同设计.经测试表明,将FFT算法加入到Nios嵌入式处理器指令集中,可以帮助系统完成复杂的数据处理任务,增强Nios系统的实时处理能力.该设计方法打破了软硬件间的屏降,大大加快了系统的功能验证.     

基于嵌入式的CORDIC算法的改进及实现

介绍了CORDIC算法的基本原理,分析了CORDIC算法的具体计算方法.针对利用CORDIC流水线实现FFT蝶形运算耗费资源多的问题,依据CORDIC计算迭代系数的方法改进了CORDIC流水线的结构形式,使其适应FFT算法.整个FFT处理器的实现主要利用了Cyclone Ⅱ系列的EP2C35F672C6.并通过时序仿真和硬件仿真来进行比较.它们的计算结果基本一致.     

用LH9124开发通用FFT模板及其在SAR实时成像处理中的应用

新一代高分辨率、远作用距离机载合成孔径雷达(SAR)成像侦察系统中,作为实时成像处理器核心运算部件的高速DSP模板的研制是最为关键的一环,其他关键技术的方案和实现在很大程度上由它来决定.在SAR成像中所使用的时域-频域快速相干算法以FFT为时频变换工具,SHARP公司的DSP专用芯片LH9124及其配套芯片LH9320可以完成相应的高速FFT运算.本文介绍了采用LH9124/LH9320实现DSP运算的几种方案及F9124通用FFT模板的研制,主要用于完成SAR实时成像处理器方位多视处理过程的运算,通过合理配置可适用于其它需要高速DSP运算的场合.本文还概述了如何将LH9124/LH9320与TMS320系列DSP器件配合使用完成SAR实时臧像方位处理的方案.     

基于FPGA的64点FFT处理器设计

采取基-4按频率抽取FFT算法,设计一种可在FPGA上实现的64点、32位长、定点复数FFT处理器.基-4堞形运算单元中采用六级流水线设计,并行处理4路输入/输出数据,能极大地提高FFT的处理速度.该设计采用VHDL描述的多个功能模块,经ModelSim对系统进行逻辑综合与时序仿真.实验证明,利用FPGA实现64点FFT,运算速度快,完全可以处理高速实时信号.     

FFT算法的一种FPGA实现

FFT运算在OFDM系统中起调制和解调的作用。针对OFDM系统中FFT运算的要求，研究了一种易于FPGA实现的FFT处理器的硬件结构。接收单元采用乒乓RAM结构，扩大了数据吞吐量。中间数据缓存单元采用双口RAM，减少了访问RAM的时钟消耗。计算单元采用基2算法，流水线结构，可在4个时钟后连续输出运算结果。各个单元协调一致的并行工作，提高了系统时钟频率，达到了高速处理。采用块浮点机制，动态扩大数据范围，在速度和精度之间得到折衷。模块化设计，易于实现更多点数的FFT运算。     

用存储器映射的方法实现片外FLASH的擦写

提出一种通过存储器地址映射的方式实现对DSP嵌入式系统片外FLASH擦写的方法。文中介绍的程序有一定参考价值。     

基12FFT算法

对N=12~M点DFT,本文介绍了一个基12FFT算法,该算法只有3.952N.log_2N次实数运算。     

基于强化学习DQN算法的内存控制器设计

为了提高神经网络加速器的访存性能,本文介绍了一种基于强化学习算法DQN的内存控制器（DQNMC）。首先,利用特定的访存序列在强化学习DQN算法中迭代优化,训练出基于BIM(Binary Invertible Matrix)的地址映射策略。其次,将训练好的地址映射策略在Xilinx VC707 FPGA上基于MIG IP硬件实现。实验结果表明,内存控制器DQNMC在10组测试基准中均实现了最高行缓存命中率,系统平均访问延迟降低了23.84%,最大访问延迟降低了33.58%。DQNMC以几乎可以忽略的硬件代价来达到超过主流地址映射方法的性能。     

基于存储器的3 780点FFT的FPGA设计和实现

介绍一种基于存储器的3 780点FFT的FPGA设计和实现,把3 780分解为7×9×5×4×3共5级,每一级进行对应点的WFTA[1]运算,并利用in-order、in-place PFA[2]算法,实现了每一级存储器读写地址的一致性.同时对整个系统的功能进行仿真和分析,其性能满足了TDS-OFDM[3]系统的信噪比要求.     

非2-基FFT的素因子算法研究

提出一种新的非2-基N点FFT的素因子算法.该方案与原素因子分解算法比较,实现了各个小点数DFT的同址顺序运算,并通过简单的地址模加运算得到顺序的输出,省去了多余的整序运算,是一种通用N点FFT算法.设计结构规整简单,利于硬件实现.以中国数字电视广播地面传输标准(DTMB)规定的3 780点FFT为例,结合WFTA算法和混合基算法,介绍了算法的具体设计与实现方案.     

数组划分与快速地址映射算法在存储器高级综合中的应用

本文提出一种适合于地址快速映射的数组划分算法.这个算法具有通用性好,算法简单的优点.由该算法构造的地址映射电路硬件成本低,运算速度快,地址空间利用率高,不仅适用于存储器的高级综合,也可应用于存储器系统的手工设计.     

高速基2 FFT处理器的结构设计与FPGA实现

本文研究了采用AISC来实现高速实时基2 FFT处理器的设计方案.在实现中采用了单基2定点内核,设计了防溢出控制结构,在不增加系统延时的基础上,提高了运算精度.设计了对称乒乓RAM结构,在保证蝶形运算核的占用率的条件下,提高了该FFT处理器的连续运算能力.将RAM集成在FFT处理器内部,提高了使用的灵活性.本文所设计的FFT具有可配置特性,可根据需要计算2的幂次方的FFT.256点的FFT运算只需1072个时钟周期,在VertexII-xc2v1000上综合实现,频率可达112.007MHz,完成整个256点的FFT运算仅需9.57μs.     

利用逆序循环实现FFT运算中倒序算法的优化

在数字信号处理中,FFT运算所占角色日趋重要。FFT的运算性能可以在很大程度上影响整个信号处理系统的性能。传统FFT算法中需要进行倒序以得到正确结果。倒序的运算速度取决于两个方面:逆序数的计算效率及取数存数时间。本文提出了逆序循环的概念并在此基础上提出一种新的倒序优化算法。在MPC7400芯片上进行的实验表明,采用本文提出的方法可以大大提高传统倒序算法性能。