RSA公钥密码体制中的模乘算法

基于RSA公钥密码体制的安全性及其特点,在Montgomery积算法的基础上提出了模数为512比特的ModMul算法。     

公钥密码处理芯片的设计与实现

以RSA算法为例,探讨了公钥密码处理芯片的设计与实现.首先提出了公钥密码芯片实现中的核心问题,即大整数模幂运算算法和大整数模乘运算算法的实现;然后针对RSA算法,提出了Montgomery模乘算法的CIOS方法的一种新的快速硬件并行实现方法,其中采用了加法与乘法并行运算以及多级流水线技术以提高性能,较大地减少了乘法运算时间,提高了模乘器的性能.     

大数模幂乘运算的VLSI实现

信息加密,数字答乐,身份证等等是信息安全领域的重要内容,只有公钥密友体制才能很好地解决这些问题,大数模幂乘运算是许多公钥密友体制的核心运算,也是运算效率提高的瓶颈。基于Ｍｏｎｔｇｏｍｅｒｙ模乘变换,构造了一种新型的脉动阵列架构模乘运算器。结合简单二进制幂运算算法,采用０．８μｍ ＣＭＯＳ工艺,成功地设计并制造了２５６ｂｉｔ模幂乘运算器ＴＨＭ２５６,电路规模为１８６７７门,芯片面积为１７．６３ｍｍ６     

CSSA-低功耗Montgomery模乘的环形脉动阵列

文章提出了一种环形脉动阵列CSSA（Circular Structured Systolic Array），用于实现Montgomery模乘算法MMM（Montgomery Modular Multiplication）。该阵列采用循环结构，迭代计算。仿真结果表明，与基于一维脉动阵列的MMM硬件实现相比，该结构牺牲了运算时间，但是降低了功耗和芯片面积（本文实现的两个例子，功耗和芯片面积均减少了约97％）。并且，处理单元的数量可配置，以平衡速度和功耗。     

大数模幂乘算法的快速实现

大素数的选取是构造RSA密钥的关键 ,在素数的产生及测试是RSA公钥系统中的一个重要研究课题。描述了公钥密码体制中DSA、RSA等数据加密算法的原理及加密、解密过程 ,分析了各种算法的性能和适用的场合 ,针对上述算法的计算量巨大的问题 ,给出了实现数据加密较好的方法。理论和实验表明 ,该算法用于实现RSA算法 ,新算法的效率有明显的提高     

基于Montgomery算法的智能卡RSA密码协处理器

对Montgomery算法进行了改进，提供了一种适合智能卡应用、以RISC微处理器形式实现的RSA密码协处理器。该器件的核心部分采用了两个32位乘法器的并行流水结构，其功能部件是并发操作的，指令执行亦采用了流水线的形式。在10MHz的时钟频率下，加密1024位明文平均仅需3ms，解密平均需177ms。     

一种计算大数模逆运算的新方法

基于Montgomery模乘算法和Montgomery模逆算法,提出了计算ECC算法实现中必需的大数模乘运算的一种新方法.新方法包括对Montgomery模逆算法的改进和对基于Montgomery模乘的RSA协处理器的修改.与扩展欧几里德算法比较,新方法在增加很少量电路规模的情况下使计算大数模逆的速度平均提高了2.2倍,与费马小定理方法比较,新方法使计算速度平均提高了7.2倍.     

基于改进Montgomery模乘算法的智能卡协处理器设计

传统智能卡所进行的数据加解密运算一般是由软件实现，但随着信息安全要求的进一步提高，在芯片中集成协处理器成为一种趋势。本文就这一问题进行了探讨，并给出了一种解决方案。     

面向PKCS的两种大数模运算算法的测试与分析

比较分析了两种面向ＰＫＣＳ的快速模运算算法－单表制算法和双表制算法，给出了这两种算法的时空复杂性。着重对这两个算法进行了对比测试。结果表明：双表制算法较单表制算法提高效率３０％￣５０％，同时双表制算法以递推方式建立预计算表提高了预计算效率１８０％￣４９０％，为公钥动态管理提供便利；以大数运算在ＲＳＡ中的应用为例，比较分析出采用双表制算法的加／解密模运算过程较单表制算法的过程提高效率２０％￣５０％。     

一种Montgomery模乘的硬件算法及其实现

采用大数的高基表示方法对原 Montgomery算法进行了改进 ,提出了一种高效的面向硬件的计算 Montgomery积的算法 ,按照该算法实现的硬件具有较低的复杂度和较高的处理速度 ,并且利用 CSMC的 0 .6 μm CMOS标准单元库实现了 5 1 2位的 Montgomery模乘器。该模乘器约含480 0 0等效门 ,面积约为 3 mm× 3 mm,最高工作时钟频率可达 40 MHz,完成 5 1 2位 Montgomery模乘需要 3 4 1个时钟周期     

Tripartite modular multiplication

This paper presents a new modular multiplication algorithm that allows one to implement modular multiplications efficiently. It proposes a systematic approach for maximizing a level of parallelism when performing a modular multiplication. The proposed algorithm effectively integrates three different existing algorithms, a classical modular multiplication based on Barrett reduction, the modular multiplication with Montgomery reduction and the Karatsuba multiplication algorithms in order to reduce the computational complexity and increase the potential of parallel processing. The algorithm is suitable for both hardware implementations and software implementations in a multiprocessor environment. To show the effectiveness of the proposed algorithm, we implement several hardware modular multipliers and compare the area and performance results. We show that a modular multiplier using the proposed algorithm achieves a higher speed comparing to the modular multipliers based on the previously proposed algorithms.     

一种大数模幂的硬件实现设计

提出了一种实现大数模幂的硬件设计方法。其中的大数模乘部分基于基2的Montgomery改进算法，采用模乘心动阵列结构，提出了一种双边沿触发串行计算的新结构，节约了面积，同时可以达到较高的时钟频率。模幂部分基于M-ary算法，减少了所需模乘运算的次数。并比较了这种实现方法与常见的L-R二进制幂算法的实现方式速度上的改进。     

高速双有限域加密协处理器设计

文章提出了一种能够同时在有限域GF(P)和GF(2^m)中高速实现椭圆曲线密码算法(ECC)的协处理器。该协处理器能够高速完成椭圆曲线密码算法中各种基本的运算。通过调用这些基本的模运算指令，可以实现各种ECC上的加密算法。该协处理器支持512位以下任意长度的模运算。协处理器工作速度很快，整个协处理器综合采用了多种加速结构和算法并采用了流水线结构设计。根据物理综合的结果，协处理器可以工作在300MHz的频率，运算时间比此前的一些同类芯片快4到10倍左右。     

GF（2^m）域高速椭圆曲线加密处理器设计

针对高速椭圆曲线加密应用的要求,设计了一种多项式基表示的有限域GF(2m)上的高速椭圆加密处理器.为提高运算速度,点加和倍点模块并行运算,且分别采用全并行结构实现;为减少资源,初始化和最后的坐标变换求逆模块通过优化分解成一系列乘和加运算,合并在一个模块中用串行结构实现.Xilinx公司的VirtexEXCV2600 FPGA硬件实现结果表明,完成有限域GF(2163)上任意椭圆曲线上的一次点乘的全部运算时间消耗约为31.6μs,适合高速椭圆曲线加密应用的要求.     

椭圆曲线密码处理器的高效VLSI设计与实现

采用复合武硬件设计方法，通过数学公式推导和电路结构设计，完成了一款GF（2m）域椭圆曲线密码处理器的高效VLSI实现。以低成本为目标，对算术逻辑模块的乘法、约减、平方、求逆，以及控制电路模块都进行了优化设计。按照椭圆曲线密码的不同运算层次，设计了不同层次的控制电路。该处理器综合在中芯国际SMIC0．18μm标准工艺库上．比相关研究的芯片面积节省48％，同时保证了很快的速度。     

模块化信号处理机技术探讨

叙述模块化信号处理机的基本组成和工作原理 ,对信号处理过程中部分关键技术和发展趋势进行探讨     

一种用于ECC密码体制的模乘器设计

提出了一种基于Montgomery算法的模乘器。与现有结构相比,由于采用了多级流水线的乘法器结构,提高了系统的时钟频率;并通过引入预计算单元,解决了流水线停顿的问题,提高了系统的并行性,减少了所需的时钟数。该模乘器位长233位,基于SMIC 0.18μm最坏工艺的综合结果表明,电路的关键路径最大时延为3.8 ns,芯片面积2 mm2。一次模乘计算只需要108个时钟周期,适合ECC密码体制的应用要求。     

Design and design methods for unified multiplier and inverter and its application for HECC

This paper describes two novel architectures for a unified multiplier and inverter (UMI) in GF(2^m): the UMI merges multiplier and inverter into one unified data-path. As such, the area of the data-path is reduced. We present two options for hyperelliptic curve cryptography (HECC) using UMIs: an FPGA-based high-performance implementation (Type-I) and an ASIC-based lightweight implementation (Type-II). The use of a UMI combined with affine coordinates brings a smaller data-path, smaller memory and faster scalar multiplication.Both implementations use curves defined by h(x)=x and f(x)=x⁵+f₃x³+x²+f₀. The high throughput version uses 2316 slices and 2016 bits of block RAM on a Xilinx Virtex-II FPGA, and finishes one scalar multiplication in . The lightweight version uses only 14.5 kGates, and one scalar multiplication takes 450 ms.