一种用于Σ-ΔADC的低功耗数字抽取滤波器

设计了一种适用于Σ-ΔADC(模数转换器)的低功耗数字抽取滤波器。该数字抽取滤波器采用三级结构实现,分别是CIC滤波器、补偿滤波器和半带滤波器。在设计中,运用Noble恒等式原理、多相分解技术和CSD编码技术,初步降低了滤波器的功耗;根据补偿滤波器和半带滤波器长度的奇偶性和系数的对称性,提出一种奇偶优化法再次优化滤波器结构,进一步降低了整个滤波器的功耗,从而实现低功耗的目的。本设计基于110 nm CMOS工艺,在10MHz采样频率、5 k Hz正弦输入信号频率和256倍降采样率的情况下进行仿真。后仿真结果表明,滤波器的信噪失真比(SNDR)为91.5 d B,无杂散动态范围(SFDR)为97.0 d B,有效位数(ENOB)达到14.91 bit。在1.5 V电源电压下,数字电路(带SPI)的面积约为0.31 mm×0.81 mm,总功耗仅为376μW。     

0.18μm CMOS Σ-Δ ADC用数字抽取滤波器设计

采用标准0.18μm CMOS工艺,设计了一种应用于UHF RFIDΣ-Δ模数转换器的数字抽取滤波器,并完成其前后仿真、逻辑综合、布局布线及版图实现等全流程.该滤波器主要实现滤波和降采样功能,由梳状滤波器、补偿滤波器和半带滤波器级联组成.合理选择各级滤波器的结构、阶数并采用规范符号编码(CSD)对其系数进行优化.仿真结果表明:采样频率为64MHz,过采样率为32的二阶Σ-Δ调制器的输出1位码流经过该滤波器滤波后,信噪比达到53.8dB;在1.8V工作电压下,功耗约为15mW.版图尺寸0.45mm×0.45mm,能够满足RFID中模数转换器的要求.     

基于FPGA的Σ-Δ ADC数字抽取滤波器Sinc~3设计

针对Σ-ΔADC输出端存在的高频噪声问题,设计了一种Sinc3数字抽取滤波器,实现了Σ-Δ调制器输出信号的高频滤波。分析了Sinc3滤波器的结构原理,基于Spartan-6FPGA进行滤波器的设计与实现,并进行了实验验证。实验结果表明,该数字抽取滤波器不仅结构简单,无需实现乘法运算,便于硬件实现,且能有效滤除高频噪声,具有较强的实用性。     

一种数字下变频抽取滤波器的设计

对一个针对数字下变频应用的抽取滤波器从设计指标到版图实现的设计过程进行了详细介绍.该抽取滤波器实现了20倍的降采样,由CIC滤波器、CIC补偿滤波器和半带滤波器三级依次串联而成.通过利用抽取滤波器的等价变换和多项分解性质,各滤波器级的硬件电路开销和运行功耗都得到了降低.     

一种改进的适用于Sigma-Delta ADC的数字抽取滤波器

数字滤波器在sigma-delta ADC芯片中占据了大部分芯片面积,该文提出了一种数字滤波器结构,这种结构滤波器采用一个控制单元和一个加法器取代了Hogenauer结构滤波器中差分器的多个加法器,从而减小数字电路的面积。一个采用这种结构的4阶的数字滤波器在CYCLONE II FPGA芯片中被实现,耗费的硬件资源比Hogenauer结构的滤波器减少近29%。     

一种Σ-Δ A/D转换器抽取滤波器的设计

设计了一种Σ-ΔA/D转换器中的数字抽取滤波器。该滤波器应用于音频范围,采用多级多采样率的结构,由梳状滤波器、补偿滤波器以及两个半带滤波器组成。滤波器系数用标准符号编码实现,减少了乘法单元的使用。采用Simulink模拟过采样128倍的4位调制器输出;用Verilog编写用于测试的滤波器代码。在Matlab中分析滤波器输出码流,得到的信噪比为101 dB,能够满足高端音频A/D转换器的要求。     

Sigma-Delta模数转换器的三级数字抽取滤波器设计

提出了一种高精度、低资源消耗的Sigma-Delta模数转换器(Analog-to-Digital Converter,ADC)的数字抽取滤波器结构.该滤波器分为三级,整体降采样率为32,由锐化积分梳状级联滤波器(Sharpen Cascaded Integrator-Comb Filter,SCIC Filter)、...     

一种单环5阶高精度音频Δ-Σ A/D转换器

采用英飞凌0.11μm CMOS工艺,实现了一种用于音频范围的高精度Δ-ΣA/D转换器。调制器采用1位量化的5阶单环前馈结构,ADC过采样率为256。A/D转换器模拟调制器工作于5V电压,数字滤波器工作于1.2V电压,整体功耗为20.52mW,版图面积3.1mm2。仿真结果显示,设计的A/D转换器在20kHz信号带宽内达到108.9dB的信噪失真比,有效位数为18位。     

一种宽带多模数字抽取滤波器

提出了一种应用于连续时间Σ-Δ ADC的多模数字抽取滤波器。通过采用不同类型滤波器级联结构,合理分配不同级间下采样因子,有效降低了电路复杂度、面积和功耗。通过级间滤波器相互配合,实现了该滤波器的多带宽、多模式功能。基于65 nm CMOS工艺进行后端设计,仿真结果表明,该多模抽取滤波器的工作带宽为20~50 MHz,当工作带宽为20 MHz和50 MHz时,有效位数分别为10.64位和10.48位。     

∑-Δ ADC的降采样滤波器的设计与实现

介绍了一种带宽150 kHz、16 bit的∑-Δ模数转换器中的降采样低通滤波器的设计和实现。系统采用Sharpened CIC（cascaded integrator-comb）和ISOP（interpolated second-order polynomials）频率补偿技术对通带的下降进行补偿,最后级联三个半带滤波器输出。芯片采用SMIC 0.18μmCMOS工艺实现,系统仿真和芯片测试结果表明,性能满足设计指标要求。与传统音频领域的∑-ΔADC应用相比,该设计在很大程度上拓展了处理带宽,提高了处理精度,并且便于集成在SOC芯片中,主要应用于医疗仪器、移动通信、过程控制和PDA（personal digital assistants）等领域。     

一种基于动态反相放大器的低功耗Σ-Δ ADC

设计了一种低功耗Σ-Δ ADC。该ADC采用三阶前馈1 bit的结构。为了降低功耗,开关电容积分器的OTA采用动态反相放大器,其具有低功耗、全动态工作、全差分的电路结构、稳定共模点无需CMFB等优点。在SMIC 0.18 μm CMOS工艺下的仿真结果表明,在20 kHz带宽内,4 MHz的采样时钟下,信噪失真比(SNDR)可以达到91.9 dB,动态范围(DR)达到101 dB,有效位数约为15 bit。在1.2 V电源电压下,整体功耗为78 μW。     

一种可抑制工频噪声的抽取滤波器鲁棒性设计

设计了一种能容忍片上振荡器频率偏移的抑制工频噪声的抽取滤波器。该滤波器采用一级级联积分(Cascaded of integrator,COI)滤波器与一级改进型级联积分梳状(Cascaded integrator comb,CIC)滤波器级联的结构。改进型级联积分梳状滤波器通过优化梳状滤波器阻带附近的零点,解决片上振荡器的频率不准确导致的抑制效果降低的问题。该滤波器在实现96dB阻带衰减时,片上振荡器可以容忍工频噪声从44.700 4⁵5.948 9Hz的偏移,比普通梳状滤波器的46.950 155.948 9Hz的偏移,比普通梳状滤波器的46.950 1⁵3.601 3 Hz的偏移量提高了69.12%的容忍度。该滤波器通过Xilinx XC5VLX110TFPGA进行算法实例验证,在Tektronix TLA5201逻辑分析仪提供的带有工频噪声的测试条件下,可以滤除4553.601 3 Hz的偏移量提高了69.12%的容忍度。该滤波器通过Xilinx XC5VLX110TFPGA进行算法实例验证,在Tektronix TLA5201逻辑分析仪提供的带有工频噪声的测试条件下,可以滤除45⁵5Hz之间的工频噪声,提高了抽取滤波器的鲁棒性。     

抽取滤波器的实现结构研究

为了减小模数转换器的功耗及芯片面积，通过对抽取滤波器原理的分析，设计了△-∑模数转换器中的数字抽取滤波器，利用结构简单的梳状滤波器和半带滤波器完成了有效结构实现，并结合Matlab工具对该滤波器进行了理论仿真、性能分析。结果表明，通过多级抽取，滤波器功耗和芯片面积都有大幅减少，有效降低了成本，并且能够实现256倍的抽取。     

一种用于基因预测的FIR数字滤波器

数字信号处理技术已经用于DNA(DeoxyriboNucleic Acid)序列中的基因分析与识别.本文利用数字滤波器对基因序列进行分析和预测,根据基因序列周期3bp(base pair),设计了一种具有窄带选通特性的FIR(Finite Impulse Response)数字滤波器,对基因序列进行滤波,与IIR(Infinite Impulse Response)数字滤波器计算的结果对比,获得了较好的仿真结果.     

一种0.35 μm CMOS高精度Σ-Δ A/D转换器

提出了一种应用于MEMS压力传感器的高精度Σ-Δ A/D转换器。该电路由Σ-Δ调制器和数字抽取滤波器组成。其中,Σ-Δ调制器采用3阶前馈、单环、单比特量化结构。数字抽取滤波器由级联积分梳状(CIC)滤波器、补偿滤波器和半带滤波器(HBF)组成。采用TSMC 0.35 μm CMOS工艺和Matlab模型对电路进行设计与后仿验证。结果表明,该Σ-Δ A/D转换器的过采样比为2 048,信噪比为112.3 dB,精度为18.36 位,带宽为200 Hz,输入采样频率为819.2 kHz,通带波纹系数为±0.01 dB,阻带增益衰减为120 dB,输出动态范围为110.6 dB。     

宽带∑-△A/D转换器中数字抽取滤波器的设计与验证

无线便携式移动设备与宽带intemet接入技术的发展,对∑-△A/D转化器的带宽要求越来越高。文中结合前端5阶宽带乏△调制器,设计了一种降低功耗与面积的数字抽取滤波器,应用于宽带高精度AD转换器中。MATLAB／simulink仿真结果表明,经过数字抽取滤波器滤波后信噪比为97．8dB,通带边界频率为1．8MHz,最小阻带衰减为70dB,通带内波纹0．0025dB,可满足设计要求。∑-△A/D转换器高精度、低功耗的优点,可广泛应用于中特种设备检验检测仪器仪表中。     

一种高效数字滤波器设计方法

针对全数字软件接收机中抽取滤波器的设计,提出了一种适合在FPGA内实现的单级积分清洗的滤波器结构,这种结构解决了传统积分梳妆滤波器中可能出现的积分器溢出问题,同时还可进行非整数倍的抽取变换.给出了一种无乘法半带滤波器的IIR实现结构,并对该滤波器性能进行了仿真,结果表明在输出过采样率大于4时基本不会影响系统误码性能.     

Sigma-Delta ADC数字抽取滤波器的设计和实现

数字抽取滤波器是Sigma-Delta(Σ-Δ)模数转换器(ADC)的重要组成部分,它负责撞鄄驻调制器输出信号的滤波和抽取。文中设计的数字抽取滤波器由级联积分梳状(CIC)滤波器、CIC补偿滤波器和半带滤波器组成。首先,介绍Σ-Δ ADC原理;然后,讨论数字抽取滤波器的原理及实现;接着,分别从MATLAB和Verilog实现验证抽取滤波器的功能;最后,通过测试实际芯片验证数字抽取滤波器的功能和性能,满足设计要求。     

Lagrange半带滤波器在数字抽取滤波器中的应用

高阶CIC滤波器的补偿滤波器通带内波纹较大,且幅值增长很快,会引起补偿后的CIC滤波器通带不平坦和阻带放大,影响了它的性能的提高.实际中往往只采用低阶的CIC滤波器,并且放在整个数字抽取滤波器的前端.反之,Lagrange半带滤波器的通带较平坦,而且在混叠带内衰减很大.由于通带较平坦,因此可以不用对其进行补偿,从而高阶的Lagrange半带滤波器可以被使用,这样它在混叠带内的衰减比补偿后的CIC滤波器要大的多.Lagrange半带滤波器的抽头都是以2为底的分数,硬件实现较简单.实验说明使用4阶的CIC加8阶Lagrange半带加FIR滤波器的方式,滤波后的噪声功率比传统的4阶的CIC加FIR滤波器的方式要小,并且其功耗也较小.     

一种∑-Δ模数转换器

∑-Δ模数转换器是一种高度集成化的新型模数转换器,采用过采样技术,无需采样保持电路.它内置了多路复用器、可编程放大器、调制器、数字滤波器、校准系统和串行接口.其转换率最高为150kHz,分辨率可达24位.本文对该系列∑-Δ模数转换器的原理结构及其操作进行简单介绍.