基于ASIC实现蓝牙基带芯片的后端设计

从ASIC设计的原理、流程入手，以蓝牙基带芯片的后端设计为例，介绍用自动布局布线工具实现半定制专用集成电路(ASIC)设计。通过版图规划(F1oorplan)、布局(Place)、布线(Route)、静态分析和优化等过程，讨论了后端设计过程中可能遇到的问题及解决方法。     

基于模块的层次化模型判别

模型判别技术是验证时序电路的一种重要手段。使用高层次描述的电路设计，往往是由多个相互关联的部分组成，利用此特点，本文提出一种基于模块的层次化建模方法，通过对设计描述进行分析。并结合待验证的性质，达到提高模型判别器性能的目的。实验表明，用这种模型可以实现状态数的有效减少。     

ASIC后端设计中的时序偏差以及时钟树综合

同步设计中，由于时钟网络延时决定了芯片的最大工作速度，所以时钟树需要高精度进行布线。一种重要的时钟网络设计是缓冲器插入。在超大规模集成电路的设计中，为了最小化时钟延时和时钟偏差，缓冲器插入是一种有效的方法。在布局布线流程中，时钟树布线在“时钟树综合”时由工具自动完成。“时钟树综合”在apollo里是在布局完成后布线之前做的。     

深亚微米下芯片后端物理设计方法学研究

随着摩尔定律的发展,90／65nm工艺下的大规模芯片越来越多,后端物理设计变得更加复杂,遇到了很多新问题,如高集成度、层次化设计、泄漏功耗、多角落-多模式、串扰噪声等,签收的标准也发生了变化。因此必须改进物理设计方法学,适应新的情况,来取得流片成功。     

基于ThinkPHP5的图书馆网站后端设计

随着网站建设技术的更新换代,网站功能日益丰富,对其要求也日益增加。在此背景下,利用PHP+Mysql+Apache技术与ThinkPHP5框架相结合的方法对图书馆网站后端进行开发。利用ThinkPHP5的灵活性与实用性插件相结合,使其系统在简化代码量,提高工作效率的同时,增加系统的功能。这不仅为管理人员的后期管理提供了便利,也会为系统的维护升级奠定基础。     

光栅测量系统芯片后端物理设计与实现

阐述了一款光栅精密测量系统芯片“EYAS”的后端物理设计与实现。考虑到深亚微米工艺下的互连寄生效应，采用基于硅虚拟原型（SVP）的设计和迭代策略，以布线为中心，并适时进行全面的分析和迭代验证。采用“模拟IP”和改进的数模混合芯片设计流程，实现了模拟和数字部分的联合设计，保证了时序驱动下的持续收敛和可制造性。“EYAS”芯片采用HJTC 0．18μm工艺流片，并经板级测试成功；芯片工作频率为10MHz，正交信号采样率为1．25MHz，封装后芯片面积仅为1．5mm×2．0mm，各项功能正常稳定。以该芯片为控制内核，构建了光栅精密角度／位移测量系统，并应于火炮炮膛螺纹磨损度的精密测量。     

基于65nm工艺数字IC物理设计中信号串扰的预防

数字集成电路的不断发展和制造工艺的不断进步,使得物理设计面临着越来越多的挑战.特征尺寸的减小,使得后端设计过程中解决信号完整性问题是越来越重要.互连线间的串扰就是其中的一个,所以在后端设计的流程中,对串扰的预防作用也显得尤为重要.本文就TSMC 65nm工艺下,根据具体的设计模块,探索物理设计流程中如何才能更好的预防串扰对芯片时序的影响.     

层次化设计方法在交通信号灯设计中的应用

对层次化设计方法的特点进行了简单介绍。采用ISP Synario开发环境。设计了一个交通信号灯。在EDA开发平台上进行了验证。该设计简单。性能可靠。     

ULSI后端设计低功耗技术研究

提出一种新的ULSI后端设计低功耗流程,重点分析了版图压焊点位置摆放、宏单元位置规划、电源网络布局及物理综合功率优化设计等四项关键技术。采用SMIC 0.18μm 1P6M自对准硅化物CMOS工艺,设计了一种新型雷达SoC芯片,电路版图尺寸为7.825mm×7.820mm,规模为200万门,工作频率为100MHz。实验结果表明,采用低功耗物理设计技术后,芯片功耗降低12.77%,满足350mW功耗的设计要求。该电路已通过用户的应用验证,满足系统小型化和低功耗需求。     

ULSI后端设计低功耗技术研究

提出一种新的ULSI后端设计低功耗流程,重点分析了版图压焊点位置摆放、宏单元位置规划、电源网络布局及物理综合功率优化设计等四项关键技术。采用SMIC 0.18 μm 1P6M 自对准硅化物CMOS工艺,设计了一种新型雷达SoC芯片,电路版图尺寸为7.825 mm×7.820 mm,规模为200万门,工作频率为100 MHz。实验结果表明,采用低功耗物理设计技术后,芯片功耗降低12.77 %,满足350 mW功耗的设计要求。该电路已通过用户的应用验证,满足系统小型化和低功耗需求。     

层次化设计方法在简易数字钟设计中的应用

研究用层次化设计方法(TOP TO DOWN)在EDA设计中实现简易数字钟；采用FOUNDATION 1.5集成开发环境编辑，综合，仿真，并下载到SE—XC95108型数字实验系统进行电路测试，该设计简单，易懂，性能可靠。     

SOC设计的物理原型设计方法

本文介绍了一种数百万门SOC设计实现的方法，它基于在后端设计过程的前期创建一个物理原型，这个物理原型在传统的后端设计流程中某一阶段生成，与最终的设计具有很大的相关性，此物理原型可以成为许多设计实现方法优化的“桥梁”，它还改变了前端和后端的交接模型，在设计的早期就可参考物理信息，大大减少了迭代次数，层次化的设计方法也可以从优化物理原型的模块划分中获益。     

用Synario软件设计数字电子系统的层次化方法

探索了一种用Synario 软件设计数字电子系统的纯文本式层次化设计方案,并结合定时控制器的设计过程,阐述了基于这种方案的顶层文件及功能模块的编辑方法,仿真和实验结果表明这种方案是可行的。     

层次化设计方法在存储器内建自测试上的应用

本文简单介绍存储器内建自测试设计技术原理,针对具体的RTL实例,对自顶向下设计方法和层次化设计方法进行了比较。实例结果表明：层次化的设计方法在大型芯片的存储器内建自测试设计中,可以加速设计,减少设计迭代时间,大幅提高工作效率。     

采取前端和后端协作方案的IC设计

今天,IC设计的成功与否在很大程度上取决于其设计过程是否顺利。在这个深亚微米时代,前端和后端设计领域更加密切的结合对于先进IC的高效开发是非常关键的。不幸的是,诸如专业化和小组分工等行为将本需要统一的设计过程割裂开来。     

基于EDA层次化设计方法的出租车计费器设计

出租车计费器一般采用以单片机为核心的设计方法,设计不够灵活方便。为此,在此介绍了采用EDA技术的层次化设计方法设计出租车计费器的方法。即用VHDL编写各个功能模块,实现低层设计;用原理图输入方式描述各模块间的关系,实现顶层设计。采用FPGA可编程逻辑器件为系统控制单元,无需添加外围电路,更新功能仅需修改软件。实验表明,该设计方法简单快捷,所设计的系统性能可靠。应用该方法设计的数字电子系统具有很强的灵活性。     

深亚微米物理设计的挑战与方法

随着集成电路加工工艺技术向0．18微米或更小尺寸的继续发展，设计高性能的SOC芯片面对越来越大的挑战。几何尺寸越来越小，时钟频率越来越高，电压越来越低，上市时间越来越紧迫，因此设计复杂性迅速增加，互连线和信号完整性问题已成为影响设计成功的主要因素。现有的设计方法遇到了许多新的挑战。为了应对这些挑战，人们展开了深入的研究，提出了许多方法。本文将分析物理设计的挑战，回顾物理设计的方法，比较它们的优缺点，指出它们的适用范围，最后展望深亚微米物理设计的发展方向。     

一种新的基于层次化模式实现的SOC时钟设计方法

通过对SOC传统时钟设计在层次化开发模式下遇到的新问题进行分析,提出了一种新的时钟设计方法．利用相位同步信号（Phase_sync）作为层次化模式中顶层（Top）和子设计（Sub--design）之间的桥梁,有效解决了顶层时序收敛时对子设计内部时序路径造成的影响．同时,规避了对时钟分频电路进行复位同步化处理,降低了物理设计时序收敛的难度．     

基于LLVM架构的ARM后端移植

LLVM架构是美国伊利诺斯大学开发的开放源代码编译器架构。介绍了删架构的基本构成，其组成部分的具体功能，详细分析了该架构的后端移植机制，包括寄存器描述、指令集描述、汇编输出等移植机制的各个方面，然后给出实现ARM后端移植的具体工作细节，最终实现了LLVM架构对ARM处理器后端的支持。     

深亚微米下ASIC后端设计及实例

本文通过对传统大规模集成电路设计流程的优化,得到了更适合于深亚微米工艺集成电路的后端设计流程,详细介绍了包括初步综合、自定义负载线的生成、版图规划、时钟树综合、静态时序分析等,并通过前端和后端设计的相互协作对大规模集成电路进行反复优化以实现设计更优。并基于ARTISAN标准单元库,以PLL频率综合器中可编程分频器为例,在TSMC0.18μmCMOS工艺下进行了后端设计,最后给出了可编程分频器的后仿真结果、芯片照片和测试结果,芯片内核面积1360.5μm2,测试结果表明设计符合要求。