全局综合可改进时序收敛 对设计收敛有显著影响（下）

一个理想的综合技术必须能够处理巨大的数据量，这是因为芯片的复杂程度(门数)在不断增加。新的综合方法必须考虑到优化技术的根本转变，即转向建立面向全局的逻辑构造。而这种构造在整个后续的实现和逐步优化过程中，易于达到设计的快速收敛。由于实现时序收敛的逻辑构造在概念上一直     

高速芯片设计中的全速度（At—Speed）测试

在高速芯片的设计中，基于扫描链的全速度（at-speed）测试将会面临一些新的挑战。本文首先描述了芯片设计者对于at-speed测试的需求，以及设计小组在可测性设计中进行at-speed测试所面临的相关困难，在此之后，文章介绍了一种慢速移位、快速捕获的at-speed测试方法，文章最后讨论了该方法对于ATPG工具所提出的新的要求。     

基于MCMM技术快速实现IC时序收敛

如今的集成电路(Integrated Circuit,IC)设计往往要求芯片包含多个工作模式,并且在不同工艺角(corner)下能正常工作。工艺角和工作模式的增加,无疑使时序收敛面临极大挑战。本文介绍了一种在多工艺角多工作模式下快速实现时序收敛的技术——MCMM(Multicorner-Multimode)技术,该技术将工艺角和模式进行组合,对时序同时进行分析和优化,到达快速实现时序收敛的目的。该技术应用于一个80万门基于TSMC 0.152μm logic工艺的电力网载波通信(PLC)芯片设计,设计实例表明,利用MCMM技术不但可以解决时序难以收敛的问题,而且大大降低了芯片设计周期。     

一种基于锁存器实现时序收敛的方法

扫描链测试,作为一种简单、高效的可测性设计方法,已经广泛应用于集成电路设计中。该方法可以有效地检测出电路制造过程中的缺陷和故障,从而降低芯片的测试成本。但是随着扫描链的插入,芯片物理设计中的时序收敛变得更加复杂,尤其是在扫描链测试的移位模式下,由于时钟偏移的存在,保持时间可能存在大量的时序违例。针对这种情况,本文首先介绍了扫描链测试的基本原理,分析了插入扫描链之后出现保持时间违例的原因,提出了一种基于锁存器的修复时序违例的方法,并详细阐述了对于不同边沿触发的触发器组如何选择相应的锁存器实现时序收敛。最后,将该方法应用于一款电力通信芯片的物理设计,快速、高效地实现了时序的收敛。     

SoC逻辑综合阶段的时序收敛方法

在现代深亚微米专用集成电路(ASIC)设计流程中,为使电路性能达到设计者的预期目标,并满足电路工作环境的要求,必须对一个电路设计进行诸如时序、面积和负载等多方面的约束.针对当前SoC设计综合面对的挑战,结合实际项目中的经验,提出了一种有效的对序收敛方法.该方法通过合理利用锁存器的特点设置虚假时钟占空比以及硬化时钟管理模块等方法,能够有效地改善时序,得到了预期的综合结果;从而降低了后端设计难度,减少了整个后端流程的反复时间,加快了设计周期.     

SoC时代的IP

SoC时代已经来临，对于所有的SoC设计师来说都面临着巨大的挑战。SoC是基于IP的设计，同时还要包括Firmware、Software、Driver等等软件的成分，同时SoC设计本身又是一个复杂的系统，因此对系统级的设计和验证又提出了与ASIC设计不同的要求，同时又要考虑设计成本的因素。从产业链的角度来看，要解决这些挑战，应该从最基本的问题IP着手。本文主要阐述了目前SoC设计以及IP流通中存在的困难，以及对于如何解决这些困难的一些观点。     

设计质量及其对设计收敛的影响

在设计早期采取步骤保证质量,可以加快收敛,避免做出失败的硅片。SoC(系统单芯片)设计的成本持续飞涨,市场窗口不断缩减,而设计的复杂性却一直以指数级增长。这些挑战只是SoC设计者要面对的问题之一。为防止出现大的麻烦,设计者必须确保SoC实现设计收敛,包括满足某些重要目标,如性能、功耗与面积。然而,设计收敛的目标通常会互相冲突。设计者必须不断在各个因素之间作出折中,确保设计处于最终用户应用的需求范围内。     

一种快速实现时序收敛的设计方法

为了解决处理器时序收敛困难和设计时间长的问题,本文基于14 nm的定制化处理器（WS＿CPU）提出了一种高效可靠的设计方法：（1）基于一种新型的FCHT(Flexible Configurable H-Tree)时钟结构,实现时钟信号均匀分配和减少绕线时间,同时采用CCOPT(Clock Concurrent Optimization)技术进行时钟树综合优化;（2）在综合阶段采用DCG(Design Compiler Graphical)模式和门控时钟插入技术,提前评估设计风险从而减少布局布线的迭代时间。验证结果表明,当WS＿CPU时钟频率为1 GHz时,寄存器之间建立时间的时序余量为108 ps,有效地实现了时序快速收敛,同时FCHT结构相比传统平衡树、柔性H树、3级H树的芯片总功耗分别减少了7.71%、6.18%、7.87%;FCHT时钟结构相比传统平衡树在时序修复上节省了3 156 min,相比柔性H树节省了5 220 min的时序修复时间,缩短了芯片的设计周期。     

f使用泰克MS04000系列混合信号示波器调试混合信号嵌入式设计（一）

引言 当前的嵌入式设计工程师面临着系统复杂程度日益提高的挑战。典型的嵌入式设计可能会包括各种模拟信号、高速和低速串行数字通信、微处理器总线等。I^2CSNSPI等串行协议通常用于芯片间通信，但不能在所有应用中代替并行总线。     

采用微捷码工具处理65纳米设计时序收敛问题(上)

65纳米设计时序收敛问题介绍时序收敛一直是当代ASIC设计物理实现的主要问题,特别是对于那些用于通信产品中的ASIC来说更是如此。我们有一项65纳米ASIC就是这种设计。它拥有2400万门数和4400万内存位,大部分逻辑将一直以400MHz     

2011年SoC时序收敛成功的秘诀

2011年SoC复杂性在持续快速地攀升:尖端设计正采用40纳米技术,少数公司已进行了28纳米设计投片,20纳米准备工作已经完成,10亿门SoC就近在咫尺.这就产生了一个疑问——这些日益复杂的设计完成时序收敛需多长时间？它会给项目的日程安排、资源及支出带来怎样的影响？     

一种有效实现IC时序收敛的方法

针对ASIC芯片物理设计中传统时钟树综合在高频下难以满足时序收敛的问题,提出了一种自下而上与有用时钟偏移相结合的时钟树综合方法。基于TSMC 0.152 μm Logic 1P5M工艺,使用Synopsys公司的IC Compiler物理设计软件,采用所提出的方法,完成了一款电力网载波通信芯片的物理设计。结果表明,该方法能够有效构建时钟树,满足建立时间为0.8 ns,保持时间为0.3 ns的要求,有效保证了PLC芯片的时序收敛。     

一种0.18 μm特大规模芯片快速收敛的设计方法

在0．18μm下，时序收敛的关键是互连线延时问题。文章介绍了一种时序快速收敛的RTL到GDSII的设计方法，该方法有效地消除了逻辑综合和物理设计之间的迭代。采用一个450万门超大规模DSP芯片设计验证了该方法。实例设计结果表明，这种新的方法不但有效地解决了互连线时延的问题，而且缩短了芯片的设计周期。     

施瓦茨-克里斯托弗反变换的快速收敛算法及其应用

介绍了施瓦茨-克里斯托弗反变换（ISC）的一种数值方法，通过将弛豫法和循环余割法相结合并调整收敛判据，能够快速求解ISC的非线性方程，不必给定特殊的初始值就可以确保收敛。通过加入某些虚顶点和去除奇点等方法可避免积分中遇到的困难，使得整个计算过程快捷而准确。同时给出快速处理任意多角形问题的通用程序，并对方同轴线进行了详细的分析，证明了对于曲线边界问题，只要采用合适的折线逼近，就可以应用此算法得到精确结果。     

数字荧光示波器加速智能模拟台控制系统调试

随着嵌入式系统的速度和复杂程度的提高,在电路设计和调试过程中对调试工具提出了新的要求。本文通过设计智能模拟台控制系统,对于典型嵌入式电路硬件部分设计过程中面临的问题,提供了新的测试和调试方法。     

21世纪的系统设计展望

ＳＯＣ设计的挑战芯片复杂程度的不断增长,也给嵌入式系统设计带来了不少新的困难。过去一般设计小组在进行嵌入式系统设计时,都是在ＰＣＢ(印制电路板)级进行。设计工作的实质,是将集成电路(ＩＣ)安置到ＰＣＢ上去,并且编制用于控制功能部件的嵌入式软件程序。随着半导体芯片集成度的提高,形成了一种趋势:就是努力将整个系统从线路板级,转移到芯片上去     

网上“恶搞”应该收敛了

最近，一部名为《闪闪的红星之潘冬子参赛记》的网络短片，引发了人们对网上“恶搞”风的关注。片中，大家熟知的英雄人物潘冬子摇身变成了一心想发财的富家子弟，潘冬子的父母则成了地产商和追星族。人们心目中的英雄人物形象就这样遭到了颠覆。     

深亚微米SoC芯片物理设计中基于串扰的时序收敛方法

当芯片设计进入深亚微米，串扰效应引起大量的设计违规，尤其是对时序收敛产生很大的影响。实际上串扰对电路时序性能的影响非常难估计，它不仅取决于电路互联拓扑，而且还取决于连线上信号的动态特征。文章从串扰延时的产生原因开始分析，并提出了在O．18μm及以下工艺条件下对串扰延时进行预防．分析和修复的时序收敛方法。     

深亚微米下系统级芯片的物理设计实例

深亚微米下芯片的物理设计面临很多挑战,特别是对于超大规模的SOC,比如互连延迟(Interconnect delay)、信号完整性(SI)、电压降(IR-Drop)与电迁移(EM)、第三方IP集成,等等.应对这些问题,在后端设计流程上要有新的方法.文章以一块0.18 μm工艺下200万门无线数据传输芯片的物理设计为例,介绍了其中的关键设计步骤和一些解决问题的方案,可为其他类似的设计提供参考.     

基于粒子滤波的室内机器人定位加速收敛算法

针对现有粒子滤波算法的缺陷,设计了一种改进的粒子滤波算法。该算法通过改善重采样环节,采用随机移动粒子并向目标区域聚集的方案来解决现有算法的粒子退化问题和粒子多样性丢失问题。在正常行走时,它能够通过粒子加速聚集来实现较快的定位收敛。在面临“机器人劫持”问题时,通过粒子群反向扩散的方式来实现机器人的重定位,表现出了很好的鲁棒性和收敛速度。该算法经过仿真和实验测试,结果与预期相符。