模数转换器的内建自测试结构

介绍了模数转换器的内建自测试结构、工作原理和用途。     

基于IEEE 1500标准的IP核内建自测试设计

针对内建自测试（BIST）技术在SoC测试上的应用问题,提出了一种在IEEE 1500标准下对IP核的BIST设计方法。该方法根据IEEE 1500标准的测试结构和规范研究讨论了测试壳的各个组成单元,实现了测试壳在各种工作模式下的指令操作,并结合BIST的工作原理设计了测试控制器的结构和工作流程。最终以8位超进位加法器为例,在Quartus II环境下对整个测试系统进行了功能验证。验证结果表明,IEEE 1500测试壳可在BIST控制器作用下正确完成指令和数据传输,本设计对IP核的测试功能有效可行。     

多目标优化的多存储器内建自测试

片上系统中含有大量的存储器,常使用共享内建自测试电路的方法测试。内建自测试电路的插入过程受到片上系统的面积开销、测试功耗与测试时间的约束。针对这个问题,将多存储器内建自测试建模为多目标优化问题,并提出一种多目标聚类遗传退火算法。该算法在遗传算法的基础上,通过存储器聚类获得存储器兼容组,采用启发式方法获得高质量初始解,提出一种多约束条件下不同权重的目标函数,对较优个体采用模拟退火算法规避局部最优解风险。实验结果表明,该算法比遗传算法性能更优,获得存储器组解进行测试,比现有方法测试功耗降低11.3%,或测试时间降低48.7%,节省了片上测试资源与测试时间。     

基于微程序设计的内建自测试技术研究

介绍了一种基于微程序构建的控制系统内建自测试体系,设计中运用了3种不同类型的微指令,将性线移位寄存器作为响应分析器,用于电路响应信号压缩;对自测试体系在测试诊断过程中各微程序执行的工作流程和诊断原理进行详细分析.基于微程序设计的控制系统诊断体系具有较高的故障诊断和检测效果,可精确定位系统中板级电路故障.     

片上模拟锯齿波发生器的实现方法

介绍了基于线性直方图法测量模-数转换器性能的片上模拟锯齿波发生器的实现方法.锯齿波的稳定幅度是通过校准电路来实现的.通过校准,锯齿波的幅值变化量可控制在很小范围内.应用不同的实际电路可得到相似的校准结果.     

层次型结构片上网络测试方法研究

使用HDL硬件描述语言建模了在FPGA芯片中可综合实现的二维网状片上网络,在此基础上建立了片上网络测试平台。提出了一种新颖的基于全扫描和逻辑内建自测试的层次型结构片上网络测试方法,论述了层次型结构和非层次型结构SoC芯片测试方法的差异,给出了与IEEEStd.1500标准兼容的测试壳设计,测试响应特征分析使用空间和时间数据压缩技术。实验结果显示本文所提出测试方法能有效地减少测试时间和测试数据量,从而降低了整体测试成本。该方法适用于不同类型的片上网络。     

基于SoC的数字存储示波器

基于SoC的数字存储示波器,以片上系统ADμC848为核心,由输入调理、数据采集、数据存储、液晶显示和按键操作等功能模块组成。系统硬件电路设计简单,速度高,功耗低,波形显示方式灵活多样。     

基于NIOSⅡ软核处理器的波形发生器设计

本文阐述了一种基于NIOSII软核处理器技术的波形发生器设计方案,与传统波形发生器进行了比较,论述了波形发生器的工作原理及NIOSII软核处理器设计过程。结合SOPC灵活配置的特点,定制了硬件系统,给出了软件设计的主要流程及部分实现要点。实验表明,将微处理器模块和波形发生器功能模块集成到单片FPGA上,设计出的系统集成度高、稳定性好和扩展性强。     

基于SOPC的逻辑分析IP核设计

设计了1种Avalon总线接口的逻辑分析伊核和完整的逻辑分析仪SOPC系统.该系统具备对待测信号进行电平、边沿组合触发,以及多条件顺序触发的能力,触发位置精确可调;能够实现循环存储、分段存储等功能,采样点数连续可调;集成USB2.0 ULPI接口IP核,可以实现高速数据通信;使用了Nios Ⅱ处理器,并最大限度的优化了...     

基于IP核的智能化电器SOC设计与实现

提出了基于IP核的智能化电器系统芯片设计方法。在综合分析智能化电器内容的基础上 ,自行设计了构成微机保护芯片的数据采集、数据处理、保护算法、数据和任务调度等一系列模块。并将其组合实现了完成线路保护的系统芯片设计。通过在FPGA上的硬件仿真和对实际构成的保护单元的实际测试 ,验证了芯片设计的正确性。在现有设计基础上通过IP复用 ,只需改变保护算法模块和重新设置数据与任务调度模块就能设计用于其他电力设备保护的芯片。该芯片和微处理器结合构成了当今比较理想的智能化电器设计硬件平台。     

基于任务流的混合信号SoC测试

为提高测试覆盖率,本文提出了基于任务流的混合信号SoC系统测试方法。根据SoC的设计要求可以抽取出所希望的操作集合,所有操作的不同组合可以形成若干基本任务,将不同的任务连接起来形成一个具体的SoC工作目标,这个不同任务的连续实现形成了任务流。针对一个混合信号SoC系统,通过分析其功能结构,建立了任务执行过程的DFG模型,并从中提取出对系统测试的三个任务和约束条件,据此设计出testbench及其测试程序。在Modelsim仿真工具下的结果显示,基于任务流的IP核测试方法对IP模块的覆盖率能够达到100%。     

基于IEEE 1500标准的IP核测试壳设计

随着集成电路规模的不断扩大,基于IP核复用的SOC设计技术被广泛应用,但是由于IP核的来源不同,设计标准的不兼容等因素,使得SOC的测试变得越来越困难。IEEE1500标准设立的目标是标准化IP核提供商与用户之间的测试接口,简化核测试信息的复用。本文在研究IEEE1500标准的硬件结构基础上,讨论了1500的测试指令集,然后以基准电路集ISCAS89中的s349时序电路为例,对其进行全扫描设计之后,详细说明了基于IEEE1500标准的IP核测试壳各部分的设计过程,最后通过仿真实验,验证了在不同测试指令和故障模式下,测试壳的有效性。     

基于SPEA-II算法的SoC测试多目标优化研究

测试功耗、测试时间是SoC测试优化中的两个测试目标,它们之间存在相互影响的关系。在多目标优化过程中,进化算法对于解决多目标优化问题拥有比较好的优化效果,因此各种进化算法被广泛地应用于SoC测试多目标优化的研究中。对SoC测试时间、测试功耗这两个测试目标建立联合优化模型,分析了NSGA II算法与SPEA II算法的特点,并对改进型强度Pareto进化算法(SPEA Ⅱ)进行研究,进而将SPEA II算法用于上述所建立模型的求解。使用ITC’02标准电路中p93791电路和d695电路对上述方法进行实验验证, 实验数据表明上述方法可以求得该联合优化模型的一组最优解;并且针对p93791电路,在与NSGA II算法的实验数据比较中,得到了更好的优化结果。证明了SPEA II算法对SoC测试结构优化方面具有良好的适用性和可行性。     

智能电能表内置负荷开关故障分析与测试研究

该文针对入网运行后出现内置负荷开关故障的智能电能表进行测试分析,详述了产生负荷开关运行故障的原因主要包括现场复杂运行环境影响、负荷开关质量问题、内部控制电路设计缺陷,并提出了针对智能电能表内置负荷开关故障的检测方法,指出了负荷开关技术规范应补充的具体内容。     

设备电压暂降耐受能力测试技术分析与测试规范建议

设备电压暂降耐受能力测试是认识、理解和解决电压暂降问题的基础。系统分析了国内外的设备电压暂降耐受能力测试技术相关标准,结合测试现状指出标准中尚存在的问题。从现有文献统计、现有研究团队、设备测试成果、工业过程耐受能力、设备对电压暂降的响应机理等角度出发,分析了设备电压暂降耐受能力测试领域研究成果及尚未解决的问题。提出一套通用测试规范,包括测试条件、测试判据、测试平台、测试方法和测试步骤等。最后,对设备电压暂降耐受能力测试技术的发展趋势进行分析,并提出了进一步值得研究的问题。     

基于北斗SoC的雷达数据采集系统设计

介绍一种雷达数据采集系统设计方法,采用北斗 SoC 芯片开发了一套时统电路,通过 FPGA 生成与雷达交互的时序信号,并将采集到的雷达数据加上北斗时间信息。为了达到数据采集系统所需的时间精度,通过北斗芯片输出的1 PPS信号对所有时序信号进行同步,确保雷达测距系统和角编码系统有序将数据放置在总线上。该设计实现了数据采集、航迹模拟、数据转发、卡尔曼滤波等功能,减少了系统接口电路板,集成度和稳定性大大提高,对雷达数据采集系统的小型化起到了重要作用。     

基于扫描链平衡的3D SoC测试优化方法

三维芯片由于其高性能和低功耗越来越受到人们的欢迎。SoC技术是把一个完整的系统集成到单个(或少数几个)芯片上,从而实现整个系统功能复杂的集成电路。以细粒度划分的3D SoC实现了真正意义上的3D芯核。它降低了单个芯核内的局部和全局互连线的长度,在功耗和性能方面会有很大的改进。但是随着划分层数的不同,测试开销也会发生变化。本文通过扫描链平衡提出考虑测试时间和测试存储的测试开销函数,以便找到最优的划分层数。在ITC’02基准SoC集上的实验结果表明,通过扫描链平衡技术后得到的测试开销比普通测试开销最高降低了19.9%。