Reasoning in a Restricted Temporal Logic

We consider RTL, a linear time propositional temporal logic whose only modalities are the [formula] (eventually) operator and its dual [formula] (always). Although less expressive than the full temporal logic, RTL is the fragment of temporal logic that is used most often and in many verification systems. Indeed, many properties of distributed systems discussed in the literature are RTL properties. Another advantage of RTL over the full temporal logic is in the decidability procedure; while deciding satisfiability of a formula in full temporal logic is a PSPACE complete procedure, doing so for an RTL formula is in NP. We characterize the class of ω-regular languages that are definable in RTL and show simple translations between ω-regular sets and RTL formulae that define them. We explore the applications of RTL in reasoning about communication systems. Finally, we relate variants of RTL (when interpreted over a real line segments) to several fragments of Interval Modal Logic and show that the satisfiability problem for RTL when interpreted over a real line is NP-complete.     

A top-down methodology for microprocessor validation

A major challenge in today's functional verification is the lack of a formal specification with which to compare the RTL model. We propose a novel top-down verification approach that allows specification of a design above the RTL. From this specification, it is possible to automatically generate assertion models and RTL reference models. We also demonstrate that symbolic simulation and equivalence checking can be applied to verify an RTL design against its specification.     

VFSim: Concurrent Fault Simulation at Register Transfer Level

VLSI testing is being pushed to the high-level based technology. In this paper a Verilog Register transfer level Model (VRM) for integrated circuits is proposed. The model provides a text format file, which is convenient and more practical for developing succeeding Register Transfer Level (RTL) test tools, such as fault simulation, test pattern generation and so forth. Based on the VRM, an RTL concurrent fault simulation approach is presented. After RTL fault models and super faults defined, the concurrent fault simulation algorithm is given. The corresponding RTL concurrent fault simulator, VFSim, was implemented. The initial experiments show that the RTL fault simulator is efficient for VLSI circuits.     

基于线性规划的RTL可满足性求解和性质检验

采用线性规划作为基本工具开发一个RTL可满足性求解器,并将其应用于解决RTL性质检验问题．深入研究了使用线性规划约束对RTL电路元器件的建模方法,得到了一种对RTL电路建模的通用方法．通过将RTL性质转化为虚拟RTL电路,找到了一种验证RTL性质的方法．通过实验,并与采用zchaff布尔可满足性求解器的模型检验工具NuSMV进行比较,证明了基于RTL可满足性求解器的性质验证方法在内存和时间消耗上具有相当大的优势．     

集成实时逻辑与Z++语言的形式化方法

Lano提出了一种用形式化方法RTL与Z＋＋结合来建模实时系统的方法,并对RTL进行扩展,增强了RTL的表达能力,但对于时间要求非常严格的系统,有时并不能满足系统实时性的要求。可以进一步结合A．K．Mok方法,对表达系统时间约束的RTL公式进行优化,然后再转化为Z＋＋类history中RTL公式,使history中的谓词公式更简要更完整,从而减少了检测时间,提高实时响应能力。     

基于ARM平台的嵌入式RTL8019AS网卡芯片数据通信的设计与实现

采用了基于ARM内核的微处理器S3C44BOX及RTL8019AS芯片来设计一个嵌入式以太网系统,包括10 Mbit/s以太网控制芯片RTL8019AS的接口电路设计,以及系统电路的调试,并在此基础上完成了在S3C44B0X单片机控制下的KTL8019以太网驱动程序设计,以及数据通信的软件实现方法.     

Modechart: a specification language for real-time systems

Present a specification language for real-time systems called Modechart. The semantics of Modechart is given in terms of real-time logic (RTL), which is especially amenable to reasoning about the absolute (real-time clock) timing of events. The semantics of Modechart has an important property that the translation of a Modechart specification into RTL formulas results in a hierarchical organization of the resulting RTL assertions. This gives us significant leverage in reasoning about properties of a system by allowing us to filter out assertions that concern lower levels of abstraction. Some results about desirable properties of Modechart specifications are given. A graphical implementation of Modechart has been completed     

完全RTL的故障数目预测及故障覆盖率计算

在超大规模集成电路设计过程中，门级故障仿真通常因仿真速度太慢而不能满足市场需求，因此近年来寄存器传输级(RTL)故障仿真成了一个研究热点．已有的RTL的故障模型和故障仿真方法在计算系统的故障覆盖率时，对故障数目或者加权系数的计算需要将RTL设计综合到门级．文中在信号位宽和运算符类型的基础上，提出了一种在RTL预测故障数的手段，并由此得到完全RTL的故障覆盖率计算方法．实验结果证明了该方法的有效性．     

RTL综合中VHDL算术操作符的综合

寄存器传输级（RTL）综合实现人RTL行为描述到门级级结构描述的转换，是目前EDA设计行业的主流设计方法，算术操作符是RTL综合中难于综合的一类操作符，文中详细解释了IEEE制定的有关算术操作符的各种限制，并对部分算术操作符的限制阐述了自己的观点；分析了各算术操作符的实现方案，并基于电路面积、电路速度，确定了适合RTL综合的实现方案；最后，给出在自己开发的RTL综合工具中进行的算术操作符综合测试，测试表明，所用的各种算术操作符实现方案具有良好的可行性和有效性。     

基于SystemC的寄存器传输级编程方法探讨

寄存器传输级建模在数字电路设计、仿真,验证过程中应用广泛.在介绍使用SystemC进行数字电路设计的优势后,详细阐述了基于SystemC的RTL设计方法.随后针对RTL设计需要较深的专业知识、代码复用率低、验证困难等问题,分析了一种计算模型--有限状态机的基本原理,并在此基础上提出了面向状态的RTL编程解决方案.两种不同方法均以通用移位寄存器的建模为例.最终通过对比仿真,展示了使用面向状态方法编程在寄存器传输级设计过程中的一系列优点.     

DSP TMS320VC5402的以太网接口设计

本文介绍了以太网控制器RTL8019AS的主要性能特点,给出了利用RTL8019AS实现TMS320VC5402与以太网互连的接口电路及编程实例,接口方式为跳线模式.通过该接口可实现DSP与以太局域网间的互联.     

RTL综合中的格式剖别

由于寄存器传输级（RTL）行为描述可以精确地确定数字系统的操作,所以寄存器传输级综合成为当前EDA行业的主流设计方法。实现从寄存器传输级行为描述到门级结构描述转换的RTL综合,是组合逻辑／时序逻辑综合理论在HDL（硬件描述语言）上的具体应用。设计寄存器传输级综合工具的基础是格式判别,即将行为描述中的组合逻辑与时序逻辑区分开来,利用组合逻辑综合与时序逻辑综合分别进行处理从而完成寄存器传输级综合,提出一种易于实现的格式判别方法,该方法利用赋值语句为核心的中间数据格式以及逻辑综合所能接受的条件判断此赋值语句组合是组合逻辑还是时序逻辑,并生成不同层次、功能相对独立的RT单元以便利用对应的组合逻辑综合或时序逻辑综合处理此RT单元,从而在实现RTL综合的过程中使组合逻辑综合和时序逻辑综合得到最大限度的重用。最后文中给出一些测试实例和结果分析,通过测试实例和结果分析表明该文提出手方法不但有效地区分了组合逻辑和时序逻辑,而且由于通过对组合逻辑综合和时序逻辑综合最大限度的重用,使寄存器传输级综合的开发时间大大缩短,此方法已经用于作者的RTL综合系统中。     

通用CPU设计验证中的等价性检验方法

针对传统的模拟验证方法需要大量的时间且难以获得完全的覆盖率的局限性,提出了目前应用最广泛的一种形式验证方法——等价性检验在一款通用CPU设计验证中的应用方案,包括寄存器传输级(RTL)设计与门级网表、门级网表与门级网表、RTL设计与RTL设计之间的功能等价性验证．此外,给出了验证过程中一些常见问题的解决办法．验证结果表明了该方法的可行性,显著地减少了门级模拟的时间．     

Why RTL ATPG?

Register Transfer Level(RTL)Automatic Test Pattern Generation(ATPG) has been of wide conceran for two decades .Meanwhile gate-level ATPG has made remarkable progress in dealing with large circuits.An argument is then posed.Do we need RTL ATPG in the case of gate-level ATPG capable of generating tests for large circuits? This paper attempts to answer this question .The necessity,difficulty,and major interests of RTL ATPG are reviewed.     

采用二元CSP引擎求解RTL数据通路的可满足性

针对寄存器传输级(RTL)验证和测试过程中非常重要的数据通路可满足性求解问题,提出一种基于二元约束满足问题(CSP)的求解方法,包括数据通路提取、二元CSP建模和搜索求解3个步骤.数据通路提取通过对接口布尔变量和某些字变量赋值,为各个数据通路器件建立环境;二元CSP建模则根据该环境和各个数据通路器件的功能,将数据通路的可满足性问题转化为二元CSP描述;该二元CSP问题的描述被送入到二元CSP引擎,并采用冲突引导的回跳搜索策略进行求解,获得有解的例证或无解的判定.实验结果表明,即使在没有采取很多优化策略的条件下,该方法仍有较好的性能,并优于基于线性规划(LP)的求解方法.     

一种轻量级的处理器核性能分析框架

面向国产处理器核心性能提升的实际需求,针对处理器核RTL设计中可能出现的性能缺陷问题,提出了一种基于RT L仿真的轻量级处理器核性能分析框架.该性能分析框架基于定向和随机测试激励,通过对基准处理器核(Base Core)和新一代处理器核(New Core)的RT L设计进行快速模拟仿真,并对模拟结果进行对比分析,从而发...     

利用高级综合进行FPGA设计

本文提出了一种从较高的行为级描述进行ＦＰＧＡ设计，从而替代传统的以原理图作为设计输入的方法。通过高级综合，可以把用户所给出的行为功能描述自动转化为较低层 次的结构描述，并进一步与ＦＰＧＡ设计系统相连完成最终设计。     

The standardization of RTL/2

This paper describes the problems encountered during the standardization of RTL/2. It is presented as an object lesson to illustrate the care needed when first defining a programming language to ensure that the loopholes are few. As well as describing the minor alterations made to the definition of RTL/2, this paper serves as a historical record of some of the other possible changes which were considered and rejected.     

基于光电转换模块的光纤以太网通信设计

本文设计了基于光电转换模块的以太网通信方法,利用FPGA控制RTL8309芯片实现对以太网协议的发送与接收.其中单模单纤光收发一体模块打破了传统电信号的传输,通过光电转换模块可将光信号转换为电信号后,再接入RTL8309芯片中,实现对以太网的精准高速传输.     

嵌入式系统以太网接口设计与实现

RTL8019AS以太网（Ethernet）控制器被广泛应用于各种嵌入式设备上,本文介绍以太网控制器RTL8019AS的结构和原理,并实现RTL8019AS网卡芯片驱动程序,使其嵌入式设备进行网络互连。