基于流水线结构的8位超前进位加法器设计

在2位超前进位加法器的基础上,引入了流水线结构,设计了一种8位流水线加法器,极大地提高了加法器的运算速度,减少了加法指令的CPU占用时间,并对加法器的关键结构锁存器设计从逻辑功能和电路结构上进行了详细讨论,证明本设计的可行性.     

基于逻辑结构的超前进位加法器的设计

通过对计算机加法器的研究,从门电路标准延迟模型出发,在对超前进位加法器逻辑公式研究的基础上,在主要考虑速度的前提下,给出了超前进位加法器的逻辑电路的设计方案。主要对16位、32位加法器的逻辑电路进行分析设计,通过计算加法器的延迟时间来对比超前进位加法器与传统串行进位链加法器,得出超前进位算法在实际电路中使加法器的运算速度达到最优。     

超前进位加法器的优化设计

在对超前加法器逻辑算法分析的基础上,介绍了一种优化设计方法。宽位加法器采用多层CLA（ Carry Look-ahead Adder）块技术,按四位为一组进行组间超前进位,减小硬件延时,达到并行、高速的目的。并在晶体管级重点对全加器进行优化设计,从而降低整个电路的延时、面积和功耗。仿真结果表明,在SMIC65 nm工艺下,设计出的16位超前进位加法器,其延时,面积,功耗相比传统结构都有了明显的改善,达到了优化的效果。     

超前进位加法器的一种优化设计

描述了超前进位加法器的一种优化设计.在结构上采用按4位分组进行超前进位的方法达到并行、高速的目的.为了在高速运算的同时降低功耗,对求和式子进行了逻辑变换;在晶体管级进行优化的单元电路设计,可减小延时、降低整个电路的面积和功耗.     

一种基于55nm工艺的超前进位加法器设计

加法器作为数字电路中的重要组件,其计算速度对系统性能至关重要。本文对加法器电路进行了深入研究,基于4进制Kogge-Stone树结构和多相时钟控制改进后的多米诺动态电路,设计了一种64位超前进位加法器,并完成全定制版图设计。该加法器采用55nm CMOS工艺,在3.7 GHz的时钟频率下,关键路径延时为372 ps,平均功耗为24.47 mW,功耗延时积为9.1 pJ,版图总面积约为29482μm2。这些结果显示,所提出的设计方案在性能方面取得了显著的改进。它不仅提高了加法器电路的计算速度,还有效降低了功耗和占用的芯片面积。     

32位高速动态CMOS超前进位加法器的研究

针对TSPC、NSTSPC、ANT等动态电路所存在的缺点，本文介绍了一种新型的动态电路结构-DPANL，即双通路N逻辑动态电路。本文首先对TSPC、NSTSPC和ANT三种电路存在的缺点进行了分析，然后重点分析了DPANL动态电路的工作原理及其优势。并采用DPANL和ANT两种动态电路实现了32位超前进位结构的加法器，Nanosim的仿真结果表明，采用DPANL电路实现的加法器具有速度快、功耗小的特点。     

一种超前进位加法器的新颖BIST架构

针对超前时进位加法器（CLA），提出了一种高效的BIST架构。这种新的架构结合了确定性测试和伪随机测试的优点，并避免了各自的短处。同时，还提出了一个测试向量集，并充分利用了CLA加法器内部结构的规整性，向量集规模较小，便于片内集成。最后，提出了一种计算特征值的新方法。     

超前进位加法器混合模块延迟公式及优化序列

为扩展操作位数提出了一种更具普遍性的长加法器结构——混合模块级联超前进位加法器。在超前进位加法器(CLA)单元电路优化和门电路标准延迟模型的基础上，由进位关键路径推导出混合模块级联CLA的模块延迟时间公式，阐明了公式中各项的意义。作为特例，自然地导出了相同模块级联CLA的模块延迟时间公式。并得出和证明了按模块层数递增级联序列是混合模块级联CLA各序列中延迟时间最短、资源(面积)占用与功耗不变的速度优化序列。这一结论成为优化设计的一个设计规则。还给出了级联序列数的公式和应用实例。     

一种新的加法器进位旁路电路

,从逻辑关系上优化了进位旁路加法器中的进位旁路电路,并采用差分串联电压开关传输门(DCVSPG)逻辑电路实现.该方法解决了传统静态曼彻斯特链进位旁路电路的逻辑冲突问题,又避免了动态曼彻斯特链进位旁路电路在预充阶段的延迟和功耗开销.DCVSPG逻辑进位旁路比静态曼彻斯特链进位旁路和动态曼彻斯特链进位旁路分别节省了25%和...     

混合模块无等待时间序列超前进位加法器设计

在不增加超前进位加法器模块延迟时间的条件下,为最大限度地扩展操作位数,在分析混合模块超前进位加法器(CLA)延迟时间公式的基础上提出了混合模块无等待时间序列超前进位加法器.给出了混合模块CLA的无等待时间序列和无等待时间完全序列的定义,推证出序列的延迟时间公式及重要性质.并在功耗、面积(资源)占用约束下,优化设计了操作位数复盖范围为10～854位的94个混合模块无等待时间序列超前进位加法器.实现了保持CLA模块速度条件下,最大限度地扩展操作位数的目的.     

6加数并行加法器及扩展接口的研究

提出了一种6个加数的并行加法器及其接口扩展的研究方案.论述了所提新型加法器的工作原理和过程,同时描述了接口扩充思想.最后,采用MAX+PLUSⅡ对设计电路进行了模拟验证.实验结果说明了所提加法器的设计合理性,也证明了该加法器对6个加数的计算比采用串行累加更快.     

基于DSP处理器的加法器的设计

从延迟、功耗、面积等方面对加法器的实现方式性能的比较，适应兼容TMS320C54XDSP处理器的高速、低功耗的需要和结构特点，而采用超前进位加法器的两种设计方案，通过两种方案性能对比和结果分析，最终采用4位一组的分组结构．完成了DSP处理器的40位加法器的设计。     

32位高速浮点乘法器优化设计

设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器.采用修正Booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积.对乘法器中的4-2压缩器进行了优化设计,压缩单元完成部分积压缩的时间仅为1.47 ns,乘法器延迟时间为3.5 ns.     

量子全加器设计

量子全加器是量子计算机的基本单元,为了减少能耗,降低构造成本及物理实现难度,本文提出一种新型n位量子全加器,使用3n个CNOT（Controlled NOT）门和2n-1个Toffoli门实现n位量子加减法,采用超前进位方式,不含进位输入,通过最高溢出标志位判断加法的进位和减法的正负号,标志位不参与高低位计算,不增加电路延时,适合n位量子并行计算.随机生成4、8、16和32位数分别进行加减仿真操作,验证了全加器的正确性.该全加器量子代价较低,结构简单,有利于提高集成电路规模和集成度.     

16×16位高速低功耗并行乘法器的实现

基于0.6μm双阱CMOS工艺模型,实现了一种高速低功耗16×16位并行乘法器。采用传输管逻辑设计电路结构,获得了低功耗的电路性能。采用改进的低功耗、快速Booth编码电路结构和4-2压缩器电路结构,它在2.5V工作电压下,运算时间达到7.18ns,平均功耗(100MHz)为9.45mW。     

组合电路内建自测试技术的研究

随着集成电路技术的发展,可测性设计在电路设计中占有越来越重要的地位,内建自测试作为可测性设计的一种重要方法也越来越受到关注。文中首先介绍了内建自测试的实现原理,在此基础上以八位行波进位加法器为例,详细介绍了组合电路内建自测试的设计过程。采用自顶向下的设计方法对整个内建自测试电路进行模块划分,用VHDL语言对各个模块进行代码编写并在QuartusII软件环境下通过了综合仿真,结果表明此设计合理,对电路的测试快速有效。