基于约束图的版图压缩算法

本文在简评各种版图压缩方法，重点介绍了基于约束图模型的压缩算法，包括约束图建立、约束图求解以及约束图在二维压缩中的运用。     

局域动态一维版图压缩算法及其实现

本文给出了一种基于设计规则检查之上的一维版图压缩算法——局部的动态的一维压缩算法RDOC。这是一种特别适合于物理版图的算法,该算法建立约束图的运算时间是线性的,较以前的阴影传播法、垂直平面扫描法快,提高了压缩效率;本文还介绍了为实现该算法而开发的用于单元级版图的压缩程序,它允许用户按其需要对设计规则进行放大或缩小。最后给出了标准单元的压缩实例。     

面向VLSI版图复用技术的二维层次式压缩算法

面对 VLSI生产工艺的不断更新 ,利用已有的版图 ,迅速获得适应新工艺的新版图 ,已成为市场上实际的需求 .提出的基于约束图的压缩算法 ,是面向全芯片压缩的二维压缩算法 .它采用层次式压缩策略 ,“落叶池”等新的数据结构 ,在压缩过程中放松模块间的连线 ,具有自动加入拐弯的功能 .从两个例子的压缩结果 ,可以看出这是一个实用的新压缩算法     

面向VLSI版图复用技术的二维层次式压缩算法

面对VLSI生产工艺的不断更新,利用已有的版图,迅速获得适应新工艺的新版图,已成为市场上实际的需求.提出的基于约束图的压缩算法,是面向全芯片压缩的二维压缩算法.它采用层次式压缩策略,"落叶池"等新的数据结构,在压缩过程中放松模块间的连线,具有自动加入拐弯的功能.从两个例子的压缩结果,可以看出这是一个实用的新压缩算法.     

版图压缩中的约束图模型及其生成算法

本文描述了在我们开发的二维版图压缩器中使用的约束图模型,它按照版图中各掩模层和派生层在电学特性或设计规则上的互相影响,把版图划分成若干个逻辑平面。先由各逻辑平面生成相应的约束图,再根据各逻辑平面生成的子约束图形成整个版图的约束图。并利用改进的垂直平面扫描算法生成由约束图模型定义的约束图。     

版图电路节点提取及其压缩算法

提出了一种版图电路节点提取及节点压缩算法。通过在工艺及文件中设定节点生成过程,该方法能方便地提取各种版图电路节点。     

CMOS单元版图生成算法综述

基于库单元的ASIC设计方法对单元版图自动生成工具提出了很高的要求。CMOS单元版图生成可分成MOS管布局、单元内布线和版图压缩三步。文章从不同的单元版图布图样式出发,综述布局、布线及压缩算法的发展现状,具体介绍几个单元版图生成系统,最后指出了该研究领域存在的问题。     

具有边界约束的LSI模块版图自动生成系统

本文介绍了一个具有边界约束的大规模集成电路模块版图自动生成系统（ＡＭＧＣ）。ＡＭＧＣ的输入为模块的电路网表，输出为模块的ＣＭＯＳ版图数据。由ＡＭＧＣ自动生成的版图既符合用户的设计规则，也符合模块输入输出端口位置及长宽比等用户给出的约束条件。     

一种模拟“退火”的二维总体压缩算法

在集成电路版图设计中,对积木块模式布图进行总体压缩,可以改善最终布图的质量,然而,二维的总体压缩是个非常复杂与困难的问题。本文设计并实现了一个模拟退火的二维总体压缩算法,并且对它采取了一系列技术措施,使得它的算法复杂度可以接受。本文不仅提出了关于“布线区布线密度函数”的概念以准确地描述当布局移动时布线区动态的布线密度,而且通过使用密度函数保持约束图与动态布局之间的一致性。此外,还提出了将“均匀分布空闲空间”作为总体压缩的优化目标之一,以使得由于布线区布线容量不足而引起的溢出大大地减少了,并且优化过程的效率也将提高。实例表明,本算法既实用又有效。     

基于神经网络的时延驱动版图规划算法

本文用离散的网格代替连续的版图规划平面,把长宽比可变的软模块对应成多个长度和宽度均确定的硬模块,给出了相应的时延驱动版图规划问题的形式化描述,并提出了基于均场退火网络的新的求解算法.算法用一个三维二值换位矩阵将问题映射为神经网络,建立包含时延约束、重叠约束和优化目标的能量函数,再用均场退火方程迭代求解.对应于同一软模块的硬模块有且只有一个能且只能放置在版图规划平面一个位置上的约束用神经元归一化的方法解决.本算法已用Visual C++编程实现,实验结果表明,这是一种有效的方法.     

Automated hierarchical CMOS analog circuit stack generation withintramodule connectivity and matching considerations

An efficient automated layout for CMOS transistors in analog circuits is described. The matching requirements are used as the primary constraint on the analog layout; however, parasitic capacitances and area considerations are also included. A designer-chosen arbitrary circuit partition from the schematic can be used to generate the corresponding layout as an optimum stack of transistors with complete intramodule connectivity. The transistor stack generation is performed by representing the circuit with a diffusion graph and recursively fragmenting the graph until the base constructs are reached. For each of the modules, the port structures are also created. These port structures are considered as part of the module area and parasitic optimization procedure. With aspect-ratio-related constraints, the procedure allows optimal floorplanning. The results are demonstrated through several examples     

A technology-independent approach to custom analog cell generation

STAT (schematic to artwork transistor), a set of software tools designed to generate full-custom layouts of analog cells from arbitrary schematic topologies in any IC technology, is described. The system enables the circuit designer to annotate the schematic with component matching and symmetry relationships. Software subroutines are then used to generate device artwork. The placement program implements algorithms in which groups of related components are placed first so that annotated layout constraints are preserved. A novel placement method is offered which recognizes that analog schematic topologies often reflect desirable layout configurations. A flexible multilayer cell-level router has been developed to complete the device interconnection. The STAT system functions in either a polygon or symbolic layout environment. The symbolic layout allows design-rule and technology changes to be made easily and is designed to interface with a commercial compaction program to produce the final layout     

在VLSI自动布局规划产生的overlap移除算法的研究

本文介绍的是自动布局规划算法并有效的消除overlap算法的文章。该算法使用在一个增强的约束图中,在给出的固定位置,空隙以及边界约束下的宏单元消除overlap。在自动布局规划中采用模拟退火算法并采取有效措施消除摆放后的overlap。     

On the theorem of generating Hamilton circuits and its applications

The study of the algorithm by the author for generating all the Hamilton circuits in a graph by a method of Wang algebra is continued. In order to simplify the algorithm, a theorem of the constraint of degrees in the Wang’s product is presented and for avoiding unnecessary repetitions in the algorithm some modified procedures are given. Finally, the application of the algorithm in layout design is discussed.     

关于产生哈密顿圈的定理及其应用

作者曾提出利用王氏代数产生图的全部哈密顿圈,本文继续研究了这种算法。为了简化计算,给出一个关于王积度数约束的定理,为了避免算法中的不必要的重复,提出一种改进的方法。 最后讨论了本算法在布线设计中的应用等。     

在Transputer并行加速器上实现并行的版图参数提取

本文叙述了ＶＬＳＩ ＣＡＤ中版图参数提取并行算法在Ｔｒａｎｓｐｕｔｅｒ并行加速器上的实现。参数提取的并行算法是利用图形运算的区域并行性将版图划分为与处理器数目相等的若干区域，然后并行地在各处理器中完成对应区域的版图参数提取。用保持划分区域内图形向量数相等的方法，使各处理器负载均衡，经计算证实，各处理器负载均衡性较好，大大提高了运行速度。Ｔｒａｎｓｐｕｔｅｒ并行加速器具有优良的性能价格比，在其上实现     

Test generation and scheduling for layout-based detection of bridgefaults in interconnects

This paper presents a new approach to detecting faults in interconnects; the novelty of the proposed approach is that test generation and scheduling are established using the physical characteristics of the layout of the interconnect under test. This includes critical area extraction and a realistic fault model for a structural methodology. Physical layout information is used to model the adjacencies in an interconnect and possible bridge faults with a weighted graph, which is then analyzed to appropriately compact the tests and schedule their execution for (early) detection of bridge faults. Generation and compaction of the test vectors are accomplished by calculating node and edge weight heuristics from the weighted adjacency graph. Simulation has been performed for unweighted and weighted fault models. Results on random interconnects and the local interconnect of a commercially available field-programmable gate array are provided. The advantage of the proposed approach is that, on average, early detection of faults is possible using significantly fewer tests than with previous approaches. A further advantage is that it represents a realistic alternative to adaptive testing because it avoids costly on-line test generation, while still having a small number of vectors     

一种用于暗域交替式相移掩模设计的自适应版图划分方法

提出了一种新的用于加速130nm以下工艺交替式相移掩模设计流程的版图划分方法,该方法能够自适应调整版图划分的粒度.讨论了消除相位冲突的方法和版图压缩中相位兼容性保持的策略.利用上述算法实现的CAD原型系统经多个工业界例子的测试表明能够有效地适应随版图尺寸而快速增长的相位冲突复杂性,同时提供较好的PSM设计质量,并能满足不同求解精度和加速比的要求.     

一种用于暗域交替式相移掩模设计的自适应版图划分方法

提出了一种新的用于加速 1 30 nm以下工艺交替式相移掩模设计流程的版图划分方法 ,该方法能够自适应调整版图划分的粒度 .讨论了消除相位冲突的方法和版图压缩中相位兼容性保持的策略 .利用上述算法实现的 CAD原型系统经多个工业界例子的测试表明能够有效地适应随版图尺寸而快速增长的相位冲突复杂性 ,同时提供较好的 PSM设计质量 ,并能满足不同求解精度和加速比的要求