基于BLF时钟的RFID低功耗数字基带设计

提出了一种符合ISO/IEC 18000-6C协议中关于时序规定的射频识别(RFID)无源标签芯片低功耗数字基带处理器的设计.基于采用模拟前端反向散射链路频率(BLF)时钟的方案,将BLF的二倍频设置为基带中的全局时钟,构建BLF和基带数据处理速率之间的联系;同时在设计中采用门控时钟和行波计数器代替传统计数器等低功耗策略.芯片经TSMC 0.18 μmCMOS混合信号工艺流片,实测结果表明,采用该设计的标签最远识别距离为7 m,数字基带动态功耗明显降低,且更加符合RFID协议的要求.     

超高频RFID标签的数字电路设计

在研究读写器和射频标签通信过程的基础上,结合EPC C1G2协议以及ISO/IEC18000-6协议,采用VHDL语言设计出一种应用于超高频段的射频标签数字电路.对电路的系统结构和模块具体实现方法进行了描述.基于0.18 μm CMOS工艺标准单元库,采用EDA工具对电路进行了前端综合和后端物理实现.给出的仿真结果表明该电路符合协议要求,综合后的电路规模约为11000门,功耗约为35 μW.该电路可应用于超高频段的各种RFID标签的数字部分.     

低压低功耗无源UHF RFID标签芯片模拟前端电路的设计

本文从设计符合EPCTM C1G2协议的超高频无源射频识别标签芯片的角度出发,对RFID标签芯片模拟前端电路进行设计.通过对各个关键电路的功耗与电源进行优化,实现了一个符合协议要求的低电压、低功耗的超高频无源RFID标签芯片的模拟前端.该UHF RFID标签模拟前端设计采用SMIC 0.18 μm EEPROM CMOS工艺库.仿真结果表明,标签芯片模拟前端的整体功耗控制在2.5 μW以下,工作电源可低至1 V,更好地满足了超高频无源射频识别标签芯片应用需求.     

ISO/IEC18000-6B标签逻辑电路低面积设计

简要介绍了射频识别技术(RFID)协议ISO/IEC 18000-6B的通信,并基于该协议用VHDL语言设计了标签的逻辑部分电路.设计时运用命令分类、实时处理、资源共享等技术减少硬件资源,在SMIC 0.18μm工艺下综合为24 791μm2,并用Primepower测得功耗约10.6μW.设计采用Xilinx的FPGA开发平台进行了验证,逻辑分析仪结果表明设计满足要求.该电路应用于ISO/IEC18000-6B协议下RFID标签的数字部分.     

一种基于射频电子标签的超低电压低功耗基带处理器

设计了一款应用于超高频段射频识别系统中电子标签的超低电压低功耗基带处理器.该基带处理器兼容协议,并满足无源标签的超低功耗要求.在设计上有针对性地提出了一种适合于门控时钟电源管理机制的体系结构,以及简单有效的随机数发生机制和分布式译码电路;并灵活运用了流水线结构、降低逻辑深度等低功耗技术.实现了解码/编码、CRC校验、指令解析、防碰撞机制和权限认证,以及对EEPROM的读写操作等功能.芯片采用Chartered 0.35μm 1P3M CMOS标准工艺实现,正常工作的最低电压仅为1.5V,平均电流2.1μA,功耗3.15μW,面积1.1mm×0.8mm.     

一种基于射频电子标签的超低电压低功耗基带处理器

设计了一款应用于超高频段射频识别系统中电子标签的超低电压低功耗基带处理器.该基带处理器兼容协议,并满足无源标签的超低功耗要求.在设计上有针对性地提出了一种适合于门控时钟电源管理机制的体系结构,以及简单有效的随机数发生机制和分布式译码电路;并灵活运用了流水线结构、降低逻辑深度等低功耗技术.实现了解码/编码、CRC校验、指令解析、防碰撞机制和权限认证,以及对EEPROM的读写操作等功能.芯片采用Chartered 0.35μm 1P3M CMOS标准工艺实现,正常工作的最低电压仅为1.5V,平均电流2.1μA,功耗3.15μW,面积1.1mm×0.8mm.     

高能效半有源射频识别标签的分析与设计

本文介绍了一款半有源射频识别标签的分析与设计。通过将多级AC-DC电荷泵的能量转换效率模型引入到反向散射射频识别系统的功率传输链路中,本文给出了计算半有源标签最大读写距离的数学方法,以及当读写距离限制因素改变时,制定标签功耗设计指标和反向散射调制系数的方法。在理论分析的指导下,本文设计了一颗半有源标签的测试芯片,芯片采用SMIC 0.18 μm标准CMOS工艺流片实现。主要的功能模块包括了一个采用阈值补偿技术的电荷泵和采用功率唤醒模式的低功耗唤醒电路。本文设计的半有源标签完全兼容EPC C1G2标准,芯片面积为0.54 mm2,支持输出电压在1.2到2.4 V范围内的电池。     

一种超低功耗无源超高频射频识别标签芯片的设计与实现

本文提出了一种符合ISO18000-6B协议的无源超高频射频识别标签芯片设计。该芯片包括了射频/模拟前端,数字基带和512比特的EEPROM存储器。采用肖特基二极管来提高整流器的功率转换效率。详细阐述了基于峰值电流源的参考电压源的设计,该电路结构简单,并且可以满足低压、低功耗的设计要求。为了降低功耗,模拟模块工作在1v以下电源电压,并采用了一些低功耗的设计方法进一步降低数字基带的功耗。整个标签芯片采用TSMC 0.18um CMOS工艺实现,芯片尺寸为800*800um2。测试结果表明芯片的总功耗为7.4uW,灵敏度达-12dBm。     

一种UHF RFID标签低功耗物理设计与实现

针对超高频射频识别(UHF RFID)标签低功耗、低成本的要求,本文基于EPC Class-1 Generation-2/ISO18000-6C协议,提出一种采用多电源电压域、新型时钟树综合与局部时钟树构建的物理设计方法。该方法结合广泛应用的门控时钟技术,对芯片时钟网络进行优化设计。与传统方法相比,该方法大幅度减少时钟缓冲器插入数量,有效降低时钟网络功耗,减小芯片面积。最终验证结果表明,所设计的标签符合协议,芯片总面积为0.72mm2,其中数字逻辑面积0.15mm2,平均功耗为9.76μW,在TSMC 0.18μm的标准CMOS工艺下实现流片。     

射频识别芯片设计中时钟树功耗的优化与实现

UHF RFID是一款超高频射频识别标签芯片,该芯片采用无源供电方式,对于无源标签而言,工作距离是一个非常重要的指标,这个工作距离与芯片灵敏度有关,而灵敏度又要求功耗要低,因此低功耗设计成为RFID芯片研发过程中的主要突破点。在RFID芯片中的功耗主要有模拟射频前端电路,存储器,数字逻辑三部分,而在数字逻辑电路中时钟树上的功耗会占逻辑功耗不小的部分。本文着重从降低数字逻辑时钟树功耗方面阐述了一款基于ISO18000-6Type C协议的UHF RFID标签基带处理器的的优化和实现。     

A Fully Integrated CMOS Security‐Enhanced Passive RFID Tag

A fully integrated CMOS security‐enhanced passive (SEP) tag that compensates the security weakness of ISO/IEC 18000‐6C is presented in this paper. For this purpose, we propose a security‐enhanced protocol that provides mutual authentication between tag and reader. We show that the proposed protocol meets the security demands of the ongoing international standard for RFID secure systems, ISO/IEC 29167‐6. This paper fabricates the SEP tag with a 0.18‐µm CMOS technology and suggests the optimal operating frequency of the CMOS SEP tag to comply with ISO/IEC 18000‐6C. Furthermore, we measure the SEP tag under a wireless environment. The measured results show that communications between the SEP tag and reader are successfully executed in both conventional passive and SEP modes, which follow ISO/IEC 18000‐6C and the proposed security enhanced protocol, respectively. In particular, this paper shows that the SEP tag satisfies the timing link requirement specified in ISO/IEC 18000‐6C.     

RFID MAC Performance Evaluation Based on ISO/IEC 18000-6 Type C

This paper evaluates a new RFID reservation MAC protocol that utilizes tree based collision avoidance. Performance evaluation is conducted for tag read latency and read efficiency as a function of link parameters defined in ISO/IEC 18000-6 Type C standard.     

一种小型化多协议超高频RFID读写器模块

设计了一种兼容国际标准ISO/IEC 18000-6C 和中国标准GB/T 29768-2013 的超高频射频识别读写器模块。基于定向耦合器的双调谐射频收发电路以紧凑的结构实现了较高的隔离度,降低了对接收前端电路的线性度要求。利用定向耦合器的耦合信号作为解调本振,以提高其与射频自干扰的相关性,降低下变频后的基带残留相位噪声。设计的读写器模块工作在920~925 MHz 频段,饱和输出功率为29.6 dBm,对6C和国标标签的盘存距离均超过15 m。读写器模块的小型化通过采用小尺寸的收发隔离电路和电路板的三维堆叠封装得以实现,其体积仅为70 mm*60 mm*15 mm。     

UHF RFID标签基带处理器的低功耗设计

随着超高频RFID标签的应用越来越广泛,在提高其性能上的需求也越来越迫切.对于无源标签,工作距离是一个非常重要的指标.要提高工作距离,就要降低标签的功耗.着重从降低功耗方面阐述了一款基于ISO18000-6 Type C协议的UHF RFID标签基带处理器的设计.简要介绍了设计的结构,详细阐述了各种低功耗设计技术,如动态控制时钟频率、寄存器复用、使用计数器和组合逻辑代替移位寄存器、异步计数器、门控时钟等的应用.结果证明,这些措施有效地降低了功耗,仿真结果为在工作电压为1 V,时钟为2.5 MHz时,功耗为4.8 μW;目前实现了前三项措施的流片,测试结果表明工作电压为1 V,时钟为2.5 MHz时,功耗为8.03 μW.     

适于UHF RFID标签芯片的高性能电源恢复电路

针对ISO 18000-6C标准,提出一种双电压输出稳压电路,有效降低了整体芯片功耗。基于Cadence Spectre设计仿真平台和TSMC 0.18μm CMOS混合信号工艺进行设计并流片。在-20℃～80℃温度范围内,工艺角从ff到ss变化,仿真得到整流电路的能量转换效率(PCE)为29.88%,稳压电路的温度系数为2.4×10-5/℃,电源噪声抑制比(PSRR)为91.4dB@10Hz和34.5dB@10MHz。同时对芯片进行测试,标签可以工作的最低输入射频功率为-9.5dBm,此时整流效率可达23.1%,稳压高低两路电压输出分别稳定在1.8±0.1V和1.0±0.05V,芯片面积约为0.166mm2。     

带新解调结构的UHF RFID标签低功耗模拟前端设计

基于ISO/IEC 18000-6C协议,对UHF无源电子标签模拟前端中的ASK解调电路、整流器、稳压电路等进行低功耗设计。解调电路中微分电路的加入扩大了解调电路工作范围,在解调电路近距离工作时,可以更有效地解调。整流电路采用了零阈值MOS管代替肖特基二极管,降低芯片成本。整流稳压电路可稳定地为芯片供电,供电电压2 V,建立时间仅为25μs。电路采用SMIC 0.18μm 2P4M CMOS工艺进行流片,芯片面积720μm×390μm。测试得到模拟前端整体工作电流仅2.4μA,标签工作距离大于7 m。     

UHF RFID标签芯片模拟射频前端设计

对射频识别标签芯片系统结构及工作原理进行分析,设计应用于符合ISO18000—6C／B两种标准的UHFRFID标签芯片的模拟射频前端,主要包括整流电路、稳压电路、调制／解调电路、上电复位及时钟产生电路。模拟射频前端芯片采用TSMC0．18μm CMOS混合信号工艺流片验证。测试结果表明,所研制的模拟射频前端性能满足UHF RFID标签芯片系统要求。     

一种无源UHF RFID电子标签验证开发平台

提出了一种符合ISO/IEC 18000-6B标准的无源UHF RFID电子标签验证开发平台,其工作在915MHz ISM频带下.该平台有效减少了设计开发时间及成本,并实现了电子标签的快速原型设计.该平台包括RFID模拟前端以及采用Altera ACEX FPGA实现的标签控制逻辑.RFID模拟前端采用Chartered 0.35μm 2P4M CMOS工艺进行流片,包括本地振荡器、时钟产生电路、复位电路、匹配网络和反向散射电路、整流器、稳压器以及AM解调器等,通过调整FPGA中的标签控制逻辑,该平台实现了快速、灵活而高效的RFID验证开发.     

A fast tag identification anti‐collision algorithm for RFID systems

In this work, we propose a highly efficient binary tree‐based anti‐collision algorithm for radio frequency identification (RFID) tag identification. The proposed binary splitting modified dynamic tree (BS‐MDT) algorithm employs a binary splitting tree to achieve accurate tag estimation and a modified dynamic tree algorithm for rapid tag identification. We mathematically evaluate the performance of the BS‐MDT algorithm in terms of the system efficiency and the time system efficiency based on the ISO/IEC 18000‐6 Type B standard. The derived mathematical model is validated using computer simulations. Numerical results show that the proposed BS‐MDT algorithm can provide the system efficiency of 46% and time system efficiency of 74%, outperforming all other well‐performed algorithms.