基于功能和数据划分的H.264并行解码算法

针对H.264视频解码算法的并行模块选择、划分及解码速度优化等问题,面向TilePro64多核平台,提出一种可扩展的H.264并行解码算法。对该算法的内部功能模块进行整合和划分,根据核间数据的依赖关系,动态分配功能模块及优化算法并行效率。实验结果表明,该算法在解码效率、多核并行程度、解码时延等方面均有较好性能,相比传统并行解码算法,其并行加速比提高约25%。     

H.264视频解码的OpenMP并行优化

随着H.264视频格式得到广泛应用,对H.264解码的效率要求越来越高,对JM15.1模型中的H.264解码过程进行了分析.采用共享存储编程的工业标准OpenMP对解码过程进行了并行区的设置.设置私有变量防止数据竞争和调整了负载.解码效率提高了10%左右.     

基于H.264实时编码的多核并行算法

针对H.264多核实时编码架构,根据编码模块的数据依赖关系,提出基于相邻宏块的并行算法,融合Slice级、宏块行级和相邻宏块级并行算法,实现多粒度并行编码算法,加大了数据并行深度。实验结果表明,该并行编码算法在图像质量几乎不变的情况下能有效提高并行加速比。     

一种基于帧间和帧内宏块级的X264并行编码算法

结合H.264编码标准对X264编码器进行了分析与研究,目的在于提高编码速度,增强X264的实时性。在重点分析了宏块间数据依赖关系的情况下,针对帧间宏块级多线程并行编码的特点,本文提出了一种基于帧间和帧内宏块级的多线程并行编码算法。该算法在原有的帧间宏块级多线程并行编码的基础上,遵循宏块之间的空间相关性,为I帧内每行宏块创建单独的线程,实现了帧间和帧内宏块级并行编码,达到了多粒度并行的效果。实验结果表明,该算法在视频序列能够有效地编码和保持峰值信噪比变化不大的情况下,提高了编码的加速比,从而加强了视频编码的实时性。     

基于同构多核处理器的H.264多粒度并行编码器

H.264码率低和视频质量高的优越性能以增加编码计算的复杂度为代价,如何开发适用于多核处理器平台的并行编码算法是提高其编码速度的重要研究内容,对于满足高清视频实时传输和大规模共享具有十分重要的意义.利用H.264开源编码器项目X264,在片级和数据级并行编码算法的基础上,通过分析图像帧之间的参考关系,提出并实现了B帧个数可变的帧级并行算法;根据宏块之间的参考关系,设计了一种类似流水线的宏块级并行方法;基于Intel同构多核平台,提出融合帧级、片级、宏块级和数据级4种不同粒度的并行编码方案,开发了H.264多粒度并行编码器.实验结果表明,在码率增加不大的情况下,H.264多粒度并行编码器可以很好地提升编码加速比,视频编码质量符合高质量的要求.     

基于多层次并行架构的H.264解码算法

针对高清图像视频的实时解码需求,提出一种基于多层次并行流水架构的解码算法。该算法首先针对图像的宏块行实现基于功能模块的行级并行算法,并通过功能模块的二次划分进行核间负载均衡的优化,再针对解码过程中开销较大的滤波环节,利用宏块之间的依赖关系进行多核并行处理,对行级并行算法进行更深层次上的再优化设计。实验结果表明,该算法可以在TILEPro64平台上实现1 080P全高清码流的实时解码,实现了较高的并行加速比,最高达到10.01,和已有的并行解码算法相比,加速比提升80%。     

低复杂度的MPEG-2到H.264快速转码算法

提出一种新的MPEG-2到H.264快速转码算法,利用H.264宏块（MB）模式选择与MPEG-2运动补偿残差间的相关性,将H.264宏块模式的选择转化为数据分类;在MPEG-2解码时,保存相关的宏块信息,包括MB编码模式、编码块类型（CBPC）、MB残差的均值和方差,解码后采用标准的H.264编码器对YUV图像编码,并保存H.264宏块的编码模式,采用机器学习算法得到决策树,用于H.264编码模式的分类,从而大大提高转码效率。     

一种基于FMO的H.264容错编码

H.264/AVC标准引入的灵活宏块排列机制可以显著改善解码重建视频的质量。为进一步增强在不可靠信道上传输视频的鲁棒性,提出了在运动向量搜索的率失真优化框架下,结合灵活宏块排列容错机制,对差错隐藏失真进行优化。实验结果表明该方法能有效地提高灵活宏块排列的容错性能。     

H.264及AVS双模视频解码器中帧内预测的硬件设计与实现

根据H.264/AVC及AVS的特点,设计出一种适合于帧内预测解码的硬件实现方式,并根据H.264和AVS帧内预测运算上的相似性提出了基于可重构的并行结构,有利于提高解码速度,并将该结构配合其他设计好的解码器模块,在FPGA上实现了高准清晰度的H.264及AVS视频的实时解码。     

基于H.264帧间预测解码的研究及高效VLSI实现

在深入研究H.264帧间预测技术的基础上,采用三级流水线实现帧间预测解码的VLSI设计,并详细介绍了基于宏块分割的变块自适应循环控制单元,针对存储器的读写问题提出了一种交织存取方式,针对分像素插值提出了一种基于H.264标准的插值运算电路。通过仿真及在H.264解码器中的实际应用和测试,证明该设计工作稳定,能够满足H.264标准基本框架下4CIF格式图片30fps(帧/秒)实时解码的要求。