一种基于FPGA实现的高速多路交换开关

多路交换开关是高性能交换部件的核心。本文描述了基于Xilinx公司Virtex-Ⅱ系列FPGA的特点设计和实现的一种高速多路交换开关,它由输入信道组织、内部无阻塞crossba r交换和仲裁调度器三部分组成。仲裁调度器的设计是多路交换开关的关键,申请和仲裁许可的完成时间关系到整个实现的综合频率和性能。我们提出一种改进的行波流水仲
裁器设计,它公平有效,工作频率达到135MHz,在实际应用中效果良好。     

基于FPGA的PCI总线仲裁器设计

利用现场可编程门阵列（FPGA）设计PCI总线仲裁器,以适应各种不同要求的应用场合。遵循总线仲裁循环优先级算法原则．选用分布式仲裁结构．利用VHDL语言将PCI总线、总线仲裁器和功能模块进行联合优化设计．实现基于FPGA的PCI总线仲裁器。     

可重构异构系统结构研究

可重构异构系统是由通用微处理器、可重构模块、专用ASIC、IO接口等资源构成的异构并行处理系统,文中提出的可重构异构系统结构融合了不同的计算资源,使系统中的某些资源能够很大限度地满足某种应用的模式和处理要求.系统中可重构模块的硬件功能可以通过在线重构技术加以改变,各模块之间的互连关系可通过重构互连控制器调节和仲裁.这种可变性使计算系统能适应更大范围的应用需求,向一体化和高性能的方向发展.     

多路有序优先级和有序环形仲裁器设计

为解决传统仲裁器不能记忆请求顺序的问题,设计多路有序优先级仲裁器和有序环形仲裁器。通过先入先出(FIFO)电路来保存请求的先后顺序,将FIFO电路分别与优先级仲裁器和环形仲裁器组合,从而构成有序仲裁器。实验结果表明,该设计能简化复杂度,提高仲裁器处理请求能力,但延时和面积性能略有下降。     

两级循环优先算法在PCI仲裁器上的实现

循环优先仲裁算法具有现实公平的特点,介绍了两级循环优先仲裁算法,并给出了该算法在PCI总线仲裁器上的实现方案。将PCI总线主设备分为优先权不同的四个层次,通过对各层次总线主设备的检测实现仲裁。由于采用了设备申请号寄存器组记录总线状态,避免了复杂状态机的设计,该方案可灵活应用于不同数量设备的PCI系统,具有很好的可扩展性。     

可重构数据模拟器的设计与实现

为支持飞行器信息终端研制过程中的调试、测试、系统联试及排故,需要研制多个数据模拟器。基于此,采用数据库和解释器相结合的方法设计可重构数据模拟器,通过硬件重配置和软件重构实现针对不同需求的多个数据模拟器。应用结果表明,该数据模拟器性能稳定、配置灵活、功能可重构性强。     

基于FPGA的双机容错仲裁器研究与设计

仲裁器是双机容错系统的关键部分。本文首先分析仲裁器的功能结构,分析双机系统的故障类型和检测方法,然后在FPGA芯片上,采用片内三模冗余技术和少数表决器方法设计仲裁器,并进行部分重配置设计。解决仲裁器的单点故障和故障累积问题,实现高可靠性的仲裁器设计,并设计相关测试方法完成测试工作。     

可重构RFID信息采集系统设计与实现

设计并实现了一种可重构RFID信息采集系统.该系统建立在软件总线之上,各部件可以灵活地实现加入、替换或移除.通过系统配置表可以对系统结构进行动态改变.使用总控制器可以及时响应用户的暂时性和周期性重构需求.该系统可以动态地对系统进行重构,适应各种标准和用户需求的变化.     

多CPU并行通信中双口RAM的仲裁策略研究与应用

本文研究了多CPU并行通信双口RAM的仲裁策略,深入分析和比较了硬件仲裁、中断仲裁、令牌仲裁的实现方法和特点,并比较了不同仲裁机制的应用场合.     

内建自调整的仲裁器物理不可克隆函数

针对仲裁器物理不可克隆函数(PUF)响应随机性难以保证的问题,提出具有内建自调整功能的仲裁器PUF设计,该设计包含激励产生模块、可调仲裁器PUF模块和自调整模块.首先在传统仲裁器PUF上增加由调整信号控制的时延调节电路,实现可调仲裁器PUF结构;然后用线性反馈移位寄存器实现激励产生模块,生成用于测试PUF随机性的激励;最后加入自调整模块,通过分析PUF响应的随机性自动调整时延调节电路的调整信号,提高可调仲裁器PUF的随机性.实验结果表明,经过自调整,在FPGA上实现的多个所提仲裁器PUF,其随机性的平均值为50.62%,标准差仅为0.5%,随机性得到有效提高.     

片上多机系统动态总线仲裁器设计与应用

通过对现在存在的仲裁器类型进行研究,设计了一种基于FIFO状态的动态仲裁器,解决了传统仲裁器对带宽响应不足的问题。同时在Altera芯片构造的片上多机系统中进行了仿真测试,证明了该设计在不影响请求响应时间的基础上,能动态调整处理机的带宽比率,满足设计要求。     

Hardware-Efficient and Highly Reconfigurable 4- and 2-Track Fault-Tolerant Designs for Mesh-Connected Arrays

We consider m-track models for constructing fault-tolerant (FT) mesh systems which have one primary and m spare tracks per row and column, switches at the intersection of these tracks, and spare processors at the boundaries. A faulty system is reconfigured by finding for each fault u a reconfiguration path from the fault to a spare in which, starting from the fault u, a processor is replaced or “covered” by the nearest “available” succeeding processor on the path—a processor on the path is not available if it is faulty or is used as a “cover” on some other reconfiguration path. In previous work, a 1-track design that can support any set of node-disjoint straight reconfiguration paths, and a more reliable 3-track design that can support any set of node-disjoint rectilinear reconfiguration paths have been proposed. In this research note, we present: (1) A fundamental result regarding the universality of simple “one-to-one switches” in m-track 2-D mesh designs in terms of their reconfigurabilities. (2) A 4-track mesh design that can support any set of edge-disjoint (a much less restrictive criterion than node-disjointness) rectilinear reconfiguration paths, and that has 34% less switching overhead and significantly higher, actually close-to-optimal, reconfigurability compared to the previously proposed 3-track design. (3) A new 2-track design derived from the above 4-track design that we show can support the same set of reconfiguration paths as the previous 3-track design but with 33% less wiring overhead. (4) Results on the deterministic fault tolerance capabilities (the number of faults guaranteed reconfigurable) of our 4- and 2-track designs, and the previously proposed 1- and 3-track designs.     

多机多级动态优先级总线仲裁器的研究

在紧耦合多处理机系统中，总线仲裁器的设计是影响系统性能的关键问题，本文提出了一种多机多级动态优先级总线仲裁器的设计方案，给出了其逻辑仲裁关系表达式和数学模型。．     

MIPS系统中北桥的FPGA设计

介绍了一个用 FPGA开发的用于 MIPS系统的北桥设计 ,主要包括北桥的结构框架、设计思想和技术特点等内容 ,并结合同类型的国外产品进行了性能上的比较和测试 ,得出的结论是此设计的大部分指标均达到或超过同类产品     

一种具有容错功能的快速总线裁决机构

本文重点探讨了具有容错功能的总线裁决机制。在一种全模块化的快速裁决器的基础上，提高了对裁决器故障进行快速诊断的设计方案，以及对偶然性和固定性错误进行处理的。     

A theory for deadlock-free dynamic network reconfiguration. Part I

This paper develops theoretical support useful for determining deadlock properties of dynamic network reconfiguration techniques and also serves as a basis for the development of design methodologies useful for deriving deadlock-free reconfiguration techniques. It is applicable to interconnection networks typically used in multiprocessor servers, network-based computing clusters, and distributed storage systems, and also has potential application to system-on-chip networks. This theory builds on basic principles established by previous theories while pioneering new concepts fundamental to the case of dynamic network reconfiguration.