无线通信系统 MA C层通用安全协处理器的实现

IEEE802．11i和802．16e无线通信标准的媒体访问控制层（MAC）都使用了基于高级加密算法（AES）的计数器模式（CTR）和密码分组链接消息验证码（CBC-MAC）作为安全机制,其以AES算法为核心,采用CTR模式保证数据机密性,采用CBC-MAC模式对MAC帧头的公开信息进行认证．设计了通用 AES-CCM 安全协议协处理器,给出高吞吐量的并行AES模块和低成本的复用AES模块两种实现方案,并遵循Avalon片内总线接口,在Al-tera公司EP1C4F324C6的FPGA上进行了验证．该安全协议协处理器的设计与实现,符合软件无线电技术采用通用模块化硬件平台满足多种无线空中接口标准的思想,对无线通信终端底层硬件平台的通用化具有一定的价值．     

基于低成本FPGA的AES密码算法设计

主要介绍在逻辑资源少的现场可编程门阵列（FPGA）上实现高级数据加密标准（AES）算法设计。首先描述了AES加密算法,并在FPGA上优化实现AES算法,设计结构采用多轮加密共用一个轮运算的顺序结构,加密和解密模块共用密钥扩展模块,减少资源占用,在低时钟频率下保持较高的性能。采用了16位的并行总线通信接口,利用先进先出缓冲器（FIFO）对输入输出数据进行缓存。最后通过仿真和实测表明,在50MHz时钟下加解密速率可达530Mb/s。     

基于AHB总线的AES密码协处理器实现

AES加密算法是一种的常规加密算法,其被广泛应用在商业和政府部门。本文研究了AES(Advanced Encryption Standard)算法,包括AES的具体加密、解密过程以及基于AMBA(高级微控制器总线架构)总线的硬件实现方法。本文还介绍了一种用仿真与采用Xilinx公司的Virtex-4 LX100 FPGA器件来快速验证AES算法硬件IP核的方法。     

AES算法的FPGA优化实现

简要介绍了新一代高级加密标准AES算法（Rijndad）的设计原理，对其实现流程进行了详细阐述。以资源优化为目标，在对轮操作进行简化合并的基础上，完成了该算法加密部分的FPGA优化实现。     

AES算法在流媒体加密中的应用

文中在分析高级加密标准AES算法原理的基础上，探讨了采用AES加密算法针对实时流媒体进行加密的具体实现，最后文中提出了一种流媒体安全传输系统中保持共享缓冲区的读写同步机制．     

AES密码算法的FPGA实现与仿真

通过对高级加密标准AES算法进行描述,给出了基于FPGA设计的具体设计流程和方法。采用多轮加密过程共用一个轮运算的顺序结构。由于文中的加密模块与解密模块采用相关且不同的初始密钥和不同的密钥扩展模块,结果加强了通信的安全性。采用16位并行总线数据结构,利用16位输入128输出的 FIFO 数据缓存器对输入数据进行缓存,从而完成数据的加解密。最后通过 ISE 13.1仿真验证了该算法设计的正确性。     

一种优化可配置的AES密码算法硬件实现

AES加密算法是下一代的常规加密算法，其将被广泛应用在政府部门和商业领域。本文首先介绍了AES加密算法．然后分析了其硬件实现的要点和难点，最后在Xilinx的FPGA VirtexII XC2V3000-4上对AES密码算法进行了实现和验证。本方案采用一种优化的非流水线加密解密数据路径；同时提出了一种新的可配置的动态密钥调度结构，使得该设计支持128、192和256比特的密钥；而且该设计可以配置AES的四种工作模式。实验的结果表明该设计比其它的设计具有更高的性能。     

雷达系统超精简流式AES加密器设计和优化

为了满足雷达系统对信息加密传输的要求,对高级加密标准（AES）的计数模式（CTR）重新设计,将其改进成流加密的工作模式。通过进行结构折叠和算法重用,有效地减小了资源占用,提高了吞吐率。在Spartan3型号的FPGA上,仅占用728个slice就可以实现276.53Mbps的吞吐率。本设计实现了节省硬件资源的纯逻辑模式和速度较高的分布式内存模式,并且完成实时密钥调度和流水线设计,获得了高可靠性、高吞吐率和高安全性。通过对实际雷达数据的加密实验,验证了该设计的有效性,显示了流加密模式的AES在雷达系统加密传输中的强大潜力。     

基于断言的AHB-Wishbone总线桥的功能验证

本文比较了AMBA的AHB协议和Wishbone协议,提出使用SystemVerilog语言实现AHB-Wishbone总线桥的方法。文中阐述了如何将SystemVerilog断言嵌入到设计中,监视总线信号的时序关系。结合Mentor公司的高级验证方法学（AVM）搭建验证平台,并对设计进行功能验证,采用了事务级的验证策略以及随机约束和功能覆盖率等验证技术新特性。总线桥验证平台能够极大的提高验证效率,其组件具有可重用性。最后在ModelSim工具下进行了仿真,仿真报告和结果说明了总线桥的设计符合要求。     

基于ZigBee的无线通讯加密系统设计

为解决不同设备之间控制器域网（CAN）总线数据的通讯问题,设计了一种将数字信号处理器（DSP）、CAN总线技术、ZigBee通讯技术三者结合的无线通讯系统,该系统通过ZigBee对CAN总线数据进行转发,并在DSP平台上通过数据加密标准（DES）算法对转发数据进行加密。介绍了该系统从软硬件设计到具体实现的详细过程,并进行了试验验证。     

Differential Fault Analysis for Round‐Reduced AES by Fault Injection

This paper presents a practical differential fault analysis method for the faulty Advanced Encryption Standard (AES) with a reduced round by means of a semi‐invasive fault injection. To verify our proposal, we implement the AES software on the ATmega128 microcontroller as recommended in the standard document FIPS 197. We reduce the number of rounds using a laser beam injection in the experiment. To deduce the initial round key, we perform an exhaustive search for possible key bytes associated with faulty ciphertexts. Based on the simulation result, our proposal extracts the AES 128‐bit secret key in less than 10 hours with 10 pairs of plaintext and faulty ciphertext.     

抗差分功耗分析和差分故障分析的AES算法VLSI设计与实现

提出了一种抗差分功耗分析和差分故障分析的AES算法硬件设计与实现方案,该设计主要采用了数据屏蔽和二维奇偶校验方法相结合的防御措施.在保证硬件安全性的前提下,采用将128bit运算分成4次32bit运算、模块复用、优化运算次序等方法降低了硬件实现成本,同时使用3级流水线结构提高了硬件实现的速度和吞吐率.基于以上技术设计的AES IP核不仅具有抗双重旁道攻击的能力,而且拥有合理的硬件成本和运算性能.     

DNA与密码分析

论文首先介绍了Weng-LongChang等人[1]用DNA方法分解整数(2k比特长)的算法,并与Beaver[2]的算法相比较。针对文献[1]中的算法,其瓶颈问题是所需溶液的体积随整数的规模而指数地增加,可改进文献[1]中的算法,使体积减少一半,但体积仍是指数级的。用DNA破解AES等分组密码面临同样的问题,因此,体积问题是破译RSA、AES等公钥(分组)密码共同面临的问题,而对这一问题,作者认为很难解决。     

AES算法的量子线路实现

量子信息学,是量子力学与信息科学相结合的产物,是以量子力学的态叠加原理为基础,研究信息处理的一门新兴前沿科学。在信息安全方面,量子物理学以意想不到的方式给我们带来了全新的思路和技术。文中设计了分组密码AES的量子线路模拟方案,并使用C＋＋程序语言模拟了AES的量子线路实现。     

基于改进AES加密算法的DICOM医学图像安全性研究

 本文基于AES算法的设计原理提出了一种改进的医学图像加密算法.针对AES算法结合斜帐篷映射对其进行改进,使其适合DICOM医学图像的数据特点.首先将AES中4*4的分块操作方式变成M*N的全图操作,其次增加了对病人基本信息的保护,最后改进了AES中列混合操作与密钥编排方式.通过理论分析与仿真实验证明改进算法具有较好的置乱效果、扩散性强,并且能够很好地保持DICOM文件格式的兼容性.     

Design and Implementation of Unified Hardware for 128‐Bit Block Ciphers ARIA and AES

ARIA and the Advanced Encryption Standard (AES) are next generation standard block cipher algorithms of Korea and the US, respectively. This letter presents an area‐efficient unified hardware architecture of ARIA and AES. Both algorithms have 128‐bit substitution permutation network (SPN) structures, and their substitution and permutation layers could be efficiently merged. Therefore, we propose a 128‐bit processor architecture with resource sharing, which is capable of processing ARIA and AES. This is the first architecture which supports both algorithms. Furthermore, it requires only 19,056 logic gates and encrypts data at 720 Mbps and 1,047 Mbps for ARIA and AES, respectively.     

AES算法在身份识别中的应用

文章提出一种基于AES算法的适合各种身份识别的动态密码生成机制,将用户ID(数字)、原始密码以及系统每次给出的6-8位随机数按不同方式组成明文和密钥,再利用AES生成密文,对密文压缩后作为登录密码。由于系统给出的随机数不同,每次生成的登录密码也就不相同,由此提高了系统的安全性能。     

基于汉明纠错编码的AES硬件容错设计与实现

提出一种AES硬件容错设计可避免攻击者利用在AES设计环节中插入故障位实现攻击.在原有AES硬件设计中加入汉明码纠错电路,能自动纠正同一字节内的所有单比特故障,硬件仿真实验证明,故障发现率接近100%.针对不同AES设计结构和测试点配置对纠错电路的资源及速度进行了分析,实验结果表明我们提出的硬件容错设计有很强的可行性.     

脉冲雷达高度表通用测试设备的设计

利用虚拟仪器技术可提高测试系统的灵活性和可扩展性。文中介绍了一种脉冲雷达高度表的通用测试设备的设计方法,以计算机和标准仪器为硬件平台,通过Visual C＋＋调用LabVIEW编写的控制标准仪器的动态库函数,可以对脉冲雷达高度表的工作电压、发射频率、接收频率、动作灵敏度、发射功率等参数进行测量。通过Visual C＋＋编写的界面程序可直接显示、打印、存储测量结果,可供以后查询。利用参数化设计技术和数据库建模知识,通过在参数表中增加记录和升级动态库函数可以方便地用该测试设备测试其他的脉冲雷达高度表。