UHF射频读写器的设计

为满足市场需求,提高读写器的读写效率,提出了一种超高频读写器的设计方案,介绍了读写器的系统硬件结构,在此基础上阐述了RFID读写器的软件设计流程以及防冲撞算法的实现。相对于采用传统随机碰撞算法的读写器,此读写器适用于超高频段,能够在多标签环境下顺利读取标签,防冲撞算法性能具有一定的提高。     

UHF射频读写器的设计

为满足市场需求,提高读写器的读写效率,提出了一种超高频读写器的设计方案,介绍了读写器的系统硬件结构,在此基础上阐述了RFID读写器的软件设计流程以及防冲撞算法的实现。相对于采用传统随机碰撞算法的读写器,此读写器适用于超高频段,能够在多标签环境下顺利读取标签,防冲撞算法性能具有一定的提高。     

超高频RFID读写器设计

为满足市场需求,提高读写器读写效率,降低成本,提出了一种基于ISO/IEC 18000-6C的射频身份识别(RFID)读写器方案.该读写器适用于超高频段,支持跳频,发送通路来用射频发送芯片,接收回路采用相关解调,用分离元件搭建,成本较低,结构简单,易于实现.采用随机槽时隙陈计数器算法进行防碰撞设计,在多标签环境下能够识别标签,并与其成功通信.相对于采用传统随机碰撞算法的读写器,此读写器能够在多标签环境下顺利读取标签,防碰撞性能具有一定提高.     

基于R2000的UHF RFID读写器部分电路设计

基于Impinj Indy R2000芯片设计了一款新型超高频射频识别(UHF RFID)读写器,并采用AT91SAM7S256微控制器芯片为数字处理模块,系统工作频率为860~960 MHz,扩展的外部功率放大模块使射频输出功率达30dBm。提出了一种功分隔离电路,其结构简单,所用元器件少,集成方便,实现收发信号的隔离,达到了较高的隔离度。说明了读写器主要硬件模块设计,给出了主要性能指标测试,最后验证了系统设计的可行性。     

基于R2000的UHF RFID读写器部分电路设计

基于Impinj Indy R2000芯片设计了一款新型超高频射频识别(UHF RFID)读写器,并采用AT91SAM7S256微控制器芯片为数字处理模块,系统工作频率为860～960 MHz,扩展的外部功率放大模块使射频输出功率达30 dBm。提出了一种功分隔离电路,其结构简单,所用元器件少,集成方便,实现收发信号的隔离,达到了较高的隔离度。说明了读写器主要硬件模块设计,给出了主要性能指标测试,最后验证了系统设计的可行性。     

一种UHF频段RFID手持读写器天线的设计

通过在辐射贴片和地板上开槽的方法设计了一款适用于UHF频段RFID(radio frequency identification)手持机的小型圆极化天线,并利用有限元仿真软件HFSS13.0对天线的特性进行了仿真验证。结果表明:辐射贴片尺寸为68 mm×68 mm时,–10 dB回波损耗阻抗带宽达49 MHz,在895~945 MHz驻波比小于2,最大增益可达–0.61dB。与传统阅读器天线相比,在使用相同介质且保证更高增益的前提下天线尺寸缩减了20%,最大增益调高了0.39dB。     

UHF RFID读写器系统设计

为了分析UHF RFID读写器系统抗干扰性能,提出了基于ISO18000-6 type B 协议下UHF RFID读写器的设计方法,并对其通信过程进行了Simulink仿真,给出了曼彻斯特编解码以及2ASK调制解调的模型。结合实际中经常遇到的高斯白噪声信道分析了系统的信道抗干扰性能,给出了系统的误码率随信噪比变化曲线。仿真表明该UHF RFID读写器系统具有较高的抗干扰性能。     

超高频RFID读写器调制解调模块的设计

分析了超高频RFID读写器的系统结构,设计了用于读写器射频收发机中调制和解调的模块,并在0.18μm CMOS工艺下进行了流片验证.测试结果表明,调制器输入ldB压缩点可达14dBm,插入损耗为l.17dB,关断时隔离为33dB,输入输出端皆匹配在50Ω;解调器输入ldB压缩点可达5dBm,噪声系数仅9dB,而且具有4.9dB的电压增益,克服了传统结构没有正增益的缺点;两者均无直流功耗.     

超高频RFID读写器调制解调模块的设计

分析了超高频RFID读写器的系统结构,设计了用于读写器射频收发机中调制和解调的模块,并在0.18μm CMOS工艺下进行了流片验证.测试结果表明,调制器输入ldB压缩点可达14dBm,插入损耗为l.17dB,关断时隔离为33dB,输入输出端皆匹配在50Ω;解调器输入ldB压缩点可达5dBm,噪声系数仅9dB,而且具有4.9dB的电压增益,克服了传统结构没有正增益的缺点;两者均无直流功耗.     

基于Nios II的UHF RFID读写器设计与实现

基于FPGA的数字基带系统是超高频频段射频识别读写器中的关键部分.根据EPCglobal Class 1 Gen 2标准,用Verilog语言编写了脉冲间隔编码模块和双相空号解码模块,并用C语言编写了其驱动程序,生成组件模块.组件作为Nios II嵌入系统的模块,可以重复使用.对于应用程序开发者,不用了解硬件结构就可以使用标准C 函数操作组件,使得开发简便快捷,节省了时间和成本.     

一种手持式超高频RFID阅读器的设计

设计了一种基于AS3992的手持式超高频RFID阅读器。阅读器的射频收发电路由AS3992内部集成的射频模拟前端和协议处理系统构成,基带控制由S3C2440建立的最小系统实现。对AS3992射频模块电路进行了介绍,针对天线设计了阻抗匹配电路,对S3C2440外围电路进行了设计,同时设计了Linux系统下各硬件的驱动程序以及应用程序,最后对设计的阅读器进行了测试分析。结果表明,阅读器能支持ISO/IEC 18000-6C协议,并且具备了可手持、发射频率可调、功能易扩展等特点,满足智能物联网市场的需求,有非常好的应用前景。     

超高频射频识别读写器的研究与设计

超高频射频识别系统具有存储容量大、读写速度快、识别距离远和可同时读写多个电子标签等特点,已经在众多领域得到了广泛的应用。为了满足市场需求,对超高频读写器的内部结构进行了研究并提出了一种基于ARM的超高频射频识别系统读写器的设计方案。从硬件和软件两个方面对读写器的设计进行了阐述,给出了读写器的设计结构、工作流程以及相关的软件流程图。实际应用结果表明,该读写器具有读写速度快、读写效率高、识别距离远等优点,可以满足市场需求。     

基于软件无线电的RFID阅读器设计

针对目前RFID系统工作频率多样,各类标准众多且差距较大,不适合多种标签同时应用的情况,提出了基于软件无线电及LabVIEW设计RFID阅读器的思想.通过加载不同的软件代码,仿真阅读器可以实现对不同频段,符合不同标准的RFID标签进行读写.通过与标准阅读器的读取结果进行比对,仿真阅读器实现了对RFID标签携带信息的读取,节约了需要配置各种不同类型阅读器的成本.     

超高频射频识别读写器设计

超高频射频识别系统中的读写器已经在物流等众多领域得到越来越广泛的应用。为了实现具有读写速度快、存储容量大、识别距离远和可同时读写多个标签等特点的读写器,根据ISO 18000-6标准中读写器的特性、工作原理和读写方法,提出了相应读写器的解决方案,重点阐述了读写器的硬件设计。实际应用结果表明该读写器读写速度快、识别率高、识别距离远的优点,能够满足应用要求。     

超高频射频识别读写器的研究与设计

超高频射频识别系统具有存储容量大、读写速度快、识别距离远和可同时读写多个电子标签等特点,已经在众多领域得到了广泛的应用。为了满足市场需求,文章对超高频读写器的内部结构进行了研究,并提出了一种基于ARM的超高频射频识别系统读写器的设计方案。文中从硬件和软件两个方面对读写器的设计进行了阐述,给出了读写器的设计结构、工作流程...     

一种用于超高频RFID阅读器的正交下变频混频器的分析与设计

分析了共用跨导级的正交下变频混频器的性能,包括电压转换增益、线性度、噪声系数和镜象抑制比,分析表明其在电流开关模式下比传统的Gilbert混频器对具有更好的性能.设计并优化了一个基于共用跨导级结构的用于超高频RFID阅读器的正交下变频混频器.在915MHz频段上,该混频器测得12.5dB的转换增益,10dBm的IIP3 ,58dBm的IIP2和17.6dB的SSB噪声系数.芯片采用0.18μm 1P6M RF CMOS工艺实现,在1.8V的电源电压下仅消耗3mA电流.     

一款便携式移动应用的低成本超高频无源射频识别读写器收发机芯片设计

A low cost integrated transceiver for mobile UHF passive RFID reader applications is implemented in a 0.18μm CMOS process. The transceiver contains an OOK modulator and a power amplifier in the transmitter chain, an IQ direct-down converter, variable-gain amplifiers, channel-select filters and a 10-bit ADC in the receiver chain. The measured output PldB power of the transmitter is 17.6 dBm and the measured receiver sensitivity is -70 dBm. The on-chip integer N synthesizer achieves a frequency resolution of 200 kHz with a phase noise of -104 dBc/Hz at 100 kHz frequency offset and -120.83 dBc/Hz at 1 MHz frequency offset. The transmitter, the receiver and the frequency synthesizer consume 201.34, 25.3 and 54 mW, respectively. The chip has a die area of 4 × 2.5 mm^2 including pads.