多位乘法器的多阶Booth算法的实现

讨论分析了传统Booth算法及改进二阶Booth算法的特点,提出一种适合多阶算法的一般通式及部分积的实现方法,可根据乘数的位宽采用不同的阶,一次扫描多位相邻的乘数位,由此最大限度地减少了部分积的数目,提高了乘法器的运算速度．     

基于CORDIC算法的乘法器的VLSI实现

提出了满足大整数相乘的CORDIC算法的改进措施,给出了改进后算法的VLSI结构及其VHDL代码的仿真时序,与理论计算结果相比较,修正后的CORDIC算法的大整数乘积运算结果与理论计算结果基本一致,可以满足数字系统设计中对大整数相乘设计要求。     

应用EDA技术实现并列乘法器

阐述了EDA技术的基本特征和作用,详细介绍了EDA技术在实现数字系统——并列乘法器中的应用。采用层次化设计,使用Altera公司的MAX+PLUSⅡ10.0的开发软件。整个系统被划分为4个子模块,使用VHDL语言或图形描述,经编译、优化、仿真,成功地完成了并列乘法器的功能模拟,并下载现场可编程逻辑阵列(FPGA)FLEX10K逻辑器件,从而实现了整个设计。通过这一实例可以看出,EDA技术在现代数字系统设计中的作用,它替代了传统的逻辑功能固定的集成块加连线的设计方法,已经成为电子系统设计的新潮流。     

基于VHDL的MBA-WT乘法器设计

分析了设计高速乘法器所用的算法,并且基于VHDL硬件描述语言设计出了一个16位MBA-WT乘法器.该乘法器采用了改进Booth算法,可使部分积的个数减少1/2;也采用Wallace树型结构的加法器,完成N个部分积需要O(logN)次加法时间;再使用超前进位加法器得到最后乘积来进一步提高电路的运算速度.整个设计用VHDL语言实现并由Modelsim以及Synplify仿真验证.     

基于FPGA的乘法器设计与实现

本文分析介绍了几种基本乘法器的原理,它的实现基础是1-digit×1-digit乘法和多操作数加法。大多数FPGA系列包括快速实现和成本效益好的乘法器的基本元件。通过硬件描述语言分别对几种乘法器进行了FPGA设计与实现,最后从运算速度、所占用逻辑资源以及操作数长度等方面对乘法器的性能进行了分析和比较。     

基于Karatsuba和Vedic算法的快速单精度浮点乘法器

针对现有的单精度浮点乘法器存在运算速度慢的问题,该文设计了一种融合Karatsuba算法和Vedic算法两者优点的快速单精度浮点乘法器.该文利用Karatsuba算法减少单精度浮点乘法器的乘法运算次数,将24 bit尾数的乘法运算分解为少位数乘法运算,获得基于3 bit和4 bit的尾数乘法架构;进一步地,利用Vedi...     

基于FPGA的乘法器设计和实现

乘法器是数字信号处理领域的基本逻辑部件,应用广泛。用Verilog硬件描述语言设计了加法树乘法器、查找表乘法器和Booth乘法器,在Modelsim软件环境下进行了仿真,在QuartusII开发平台上基于Stratix器件对这三种方案进行了综合验证,并对结果进行了分析和比较。     

基于乘法器的模拟电路参数测量方法

提出一种基于乘法器的模拟电路参数测量方法,阐述了该方法的基本原理,并进行理论分析和数学推导．利用LabVIEW软件对该方法建模仿真．实验结果表明,运用基于乘法器的模拟电路参数测量方法实现模拟电路参数测量完全可行,可得到准确度较高的测量结果．     

32×32乘法器的一种设计

介绍了用基4 Booth编码器,4-2压缩器和改进的选择进位加法器,实现32×32乘法器的设计过程. 用Verilog描述了整个乘法器的设计硬件语言. 在Active-HDL 5.1上进行功能仿真以及时序后仿真,可知该设计在保证工作频率增加的情况下,版图面积会更小.     

基于FPGA的数字式秒表设计

介绍了在Max plusⅡ的EDA软件平台上，一种基于FPGA的数字式秒表的设计方法，给出了顶层电路图和各模块的设计。通过编辑、编译和器件编程，将编程器文件以在线配置方式下栽到ISP实验板的EPF10K10LC84-4器件中，经实际电路测试验证，达到了预期的设计要求，显示结果正确无误。     

一种高性能、低功耗乘法器的设计

基于标准单元方法设计并实现支持单指令流多数据流(SIMD)计算的16 bit×8 bit乘法器.分析乘法运算时延的分布,采用Wallace树形结构实现Booth乘法器,最终进位传递计算采用从左到右免除进位(LRCF)算法,使最高位(MSB)部分的进位传递计算与部分积相加运算的并行重叠进行,以提高乘法运算的并行度,降低硬件复杂度和功耗.在0.18μm工艺标准单元库的支持下,使用电子设计辅助(EDA)工具,版图实现了该乘法器.利用版图得到的线负载模型信息对门级网表进行分析,在工作电压为1.62 V,125℃时,该乘法器速度为2.80 ns,功耗为0.089 mW/MHz.     

进位保留阵列乘法器的一种内建自测试

对进位保留阵列乘法器提出了一种内建自测试方案。设计实现了采用累加器生成测试序列和压缩响应,并提出了一种改进的测试向量生成方法。分析与实验结果表明,该方案能实现非冗余固定型故障的完全覆盖。由于乘法器在数据通路中常伴有累加器,该方案通过对已有累加器的复用,作为测试序列生成和响应压缩,减少了硬件占用和系统性能占用,同时具有测试向量少、故障覆盖率高的特点。     

基于VB实现的单片机在系统可编程方法

介绍了单片机ISP（在系统可编程）的思想和实现方法，给出了用VB开发的上位机通信和用C51开发的下位机监控程序。     

基于CPLD的CCD时序控制设计

在分析CCD驱动的基础上。以复杂可编程逻辑器件（CPLD）为平台,使用VHDL语言进行硬件描述来完成对CCD的时序驱动及对数据量化、采集的控制设计．     

基于单片机的CPLD在系统动态配置

以51单片机和Lattice公司的ispLSI2032为例,介绍了一种利用微控制器动态配置CPLD器件的方法。将配置文件存放在只读存储器中,利用ISP(在系统可编程)技术,单片机在内部软件程序的控制下,读取存储器配置信息,并将其转换为具有准确定时的串行数据流,通过编程接口移入ispLSI2032,实现对ispLSI2032的动态配置。     

基于可编程芯片的信号调理电路设计

本文介绍了信号调理电路在数据采集和控制系统中的作用,并提出了基于模拟可编程器件的信号调理电路设计的方案。通过PAC-Designer软件进行调理电路的编程,下载到ispPAC20芯片,实现放大、求和、滤波等功能。电路外接器件少,且电路性能优良。     

基于ISP的数字通信系统帧同步电路设计

描述了一种基于ISP实现的全数字通信系统帧同步电路原理,并给出了在ispExpert System设计系统下电路的输入、编译和仿真结果,以及下载到ISPL1032E芯片的电路.该电路实现了帧同步的全数字化,整个电路集成在一片ISP1032E芯片内,是实现通信系统的全数字化和超大规模集成化的基础.     

基于ispPAC20的温度测控系统的设计

系统可编程模拟器件 isp PAC2 0实现分布式测控系统 ,主要由 isp PAC2 0和 AT89C51单片机构成 ,能够完成对被测对象温度的控制 ,并通过 RS-485接口与计算机进行通讯 ,将控制温度传输到上位机。它具有控制温度的设置和显示 ,实时温度的控制 ,控温信号的输出等功能。与传统的温度控制系统相比 ,它的控制精度较高 ,温度控制范围可调整 ,具有良好的可编程性能     

基于ISP技术的光栅尺计数卡

提出了一种基于ISP技术实现光栅尺计数卡的新方案。使用逻辑描述语言ABEL－HDL完成了光栅尺计数卡数字器件的逻辑设计，将所设计的程序下载到器件ispLSI1016，实现了预期的功能，该技术已成功应用于MC8126三坐标测量仪中。     

In-system可编程器件的应用

本文以Lattice公司的ispLSI系列器件为例,介绍了在系统内可编程ispLSI1032器件的设计和编程方法。