一种嵌入式10位2MS/s逐次逼近模数转换器

设计了一种10位2 MS/s嵌入式逐次逼近结构ADC。为提高ADC精度,其中DAC采用电压和电荷按比例缩放混合结构,比较器使用了输入失调校准和输出失调校准技术。采用TSMC0.18μm1P6M数字CMOS工艺进行流片验证,整个ADC核面积仅为0.9×0.6 mm2。测试结果表明,在2 MHz采样率、输入信号为180 kHz正弦信号情况下,该ADC模块具有8.51位的有效分辨率,最大微分非线性为-0.8~+0.7LSB,最大积分非线性为-1.7~+1.5 LSB,而整个模块的功耗仅为1.2 mW。     

逐次逼近（SAR）模数转换器进展

介绍了逐次逼近模数转换器（SAR－ADC）的原理结构和研究现状,主要对SAR－ADC 中的DAC、比较器、校准方法等主要模块进行了讨论。基于精度、速度、功耗的考虑,分别对SAR－ADC中的DAC结构进行分析比较,其多采用分段电容阵列或差分电容阵列。简述了比较器在功耗、速度、精度方面的结构调整。基于降低非理想效应,提高精度目的,对比分析了3种校准方法。为不同电路选择适当校准提供参考依据。最后总结了目前SAR－ADC的发展趋势。     

汽车电子MCU中的16通道10 bit 1 MHz逐次逼近模数转换器设计

逐次逼近模数转换器(SAR ADC)具有中等转换精度和速度,在精度、速度、功耗以及成本方面具有综合优势,且易于实现多路控制,广泛应用于工业控制、医疗仪器以及微控制器(MCU)等领域中。采用GSMC0.18μm1P6M CMOS混合信号工艺,设计了一款用于汽车电子MCU的16通道10bit1MHz逐次逼近模数转换器。测试结果表明,在电源电压1.8V,输入信号51kHz和1MHz时钟频率下,无杂散动态范围(SFDR)71.364dB,有效位数(ENOB)达到9.49bit,整体功耗2.24mW,满足汽车电子MCU的应用需求。     

低功耗逐次逼近寄存器模数转换器综述

总结了低功耗逐次逼近寄存器模数转换器代表性技术及解决方案的最新研究进展。这些模数转换器采用的结构包括有采样开关信号泵升结构、电容阵列翻转结构、低功耗比较器结构等。从逐次逼近寄存器模数转换器各模块设计的角度,介绍了各种改进的新技术。介绍了预量化技术和旁路窗技术。这两种技术通过优化电路结构和增加辅助电路,实现模数转换器的低功耗。该综述为设计者了解新的低功耗逐次逼近型模数转换器研究提供了有益参考。     

逐次逼近型模数转换器中的失配校准技术

设计了一种用于逐次逼近型模数转换器中的比较器失调和电容失配自校准电路.通过增加校准周期,该电容自校准结构即可与原电路并行工作,实现高精度与低功耗.校准精度可达14bit.采用该电路设计了一个用于逐次逼近型结构的10bit 3Msps模数转换器单元,该芯片在SMIC 0.18μm 1.8V工艺上实现,总的芯片面积为0.25mm2.芯片实测,在采样频率为1.8MHz,输入320kHz正弦波时,信号噪声失真比为55.9068dB,无杂散动态范围为64.5767dB,总谐波失真为-74.8889dB,功耗为3.1mW.     

逐次逼近型模数转换器中的失配校准技术

设计了一种用于逐次逼近型模数转换器中的比较器失调和电容失配自校准电路.通过增加校准周期,该电容自校准结构即可与原电路并行工作,实现高精度与低功耗.校准精度可达14bit.采用该电路设计了一个用于逐次逼近型结构的10bit 3Msps模数转换器单元,该芯片在SMIC 0.18μm 1.8V工艺上实现,总的芯片面积为0.25mm2.芯片实测,在采样频率为1.8MHz,输入320kHz正弦波时,信号噪声失真比为55.9068dB,无杂散动态范围为64.5767dB,总谐波失真为-74.8889dB,功耗为3.1mW.     

一种10位10MS/s全差分异步逐次逼近模数转换器

设计了一种适用于嵌入式应用的10位10 MS/s逐次逼近模拟数字转换器。数字模拟转换器采用改进的分段电容阵列结构,有效地减小了电容面积和开关切换时的功耗。电容阵列采用中心对称技术,提高了电容匹配。使用采样时钟为主时钟和异步工作方式,避免了高频时钟的使用,同时优化控制逻辑来提高转换速度。电平转换模块将低电压数字逻辑信号提升为高电平模拟信号。采用UMC 0.11μm 1P6MCMOS工艺验证。当采样频率为10 MS/s、输入频率为100kHz左右正弦信号时,信号噪声畸变比(SNDR)为59.99dB,有效分辨率(ENOB)为9.67位。测得最大微分非线性(DNL)为0.48LSB,最大积分非线性(INL)为0.61LSB。     

一种10位120 MS/s逐次逼近A/D转换器

基于SMIC 65 nm CMOS工艺,设计了一种10位120 MS/s逐次逼近A/D转换器。电路为1.2 V电源供电,采用基于单调转换方式的改进型低功耗D/A电容阵列,相比于传统电容阵列,功耗降低了91%。采用一级动态预放大加一级动态锁存器的动态比较器,以降低功耗和提高速度。设计了与电容阵列工作方式相结合的异步逻辑控制电路,以降低外部时钟设计难度,并在控制功耗的前提下提高速度。Spectre仿真验证结果表明,在采样频率为120 MHz,输入信号频率为60 MHz时,SFDR达到81.07 dB,有效位数大于9位,具有良好的动态性能。电路整体功耗约为600 μW。     

一种高速低功耗10位逐次逼近模数转换器设计

通过分析并优化逐次逼近模数转换器(SAR ADC)的工作时序,设计并实现了一种高速、低功耗、具有误差补偿的10位100 MS/s A/D转换器。该芯片采用TSMC 0.13 μm CMOS工艺进行设计。后仿真结果表明,在1.2 V电源电压、20.3125 MHz输入信号频率、100 MHz采样频率下,模数转换器的无杂散动态范围(SFDR)为68.1 dB,有效位数(ENOB)达到9.41位,整体功耗为0.865 mW,FoM值为15 fJ/conv。芯片核心电路面积为(0.02×0.02) mm²。     

六位逐次逼近型模数转换器的设计

为满足北斗多模导航SOC对中等精度、低功耗ADC的需求,本文基于Smic40工艺对六位全差分SARADC的主要功能模块进行了设计,比较器部分采用Latch结构降低功耗,通过增加前置运放减小失调电压。采用电荷重分布DAC降低了电容匹配性要求,减小了非线性误差。驱动Buffer采用折叠式共源共栅栅压浮动AB类运放,降低了整体的功耗。通过手动搭建整个逻辑控制电路,更加深刻的理解了整个系统的逻辑控制要求。     

8通道10b的R-C混合式SARADC的设计

实现一个8通道10 b转换精度的逐次逼近式(SAR)模拟-数字转换器。在DAC的设计上采用新的电阻电容混合式的DAC的结构,和传统的C-R式结构相比具有更小的面积。同时对比较器的设计进行了优化,采用一个三级级联的准差分结构,并设计在传统的前置预放和锁存器级联的理论基础上,引入了交叉耦合负载,复位、钳位技术,获得了高精度和较低的功耗。设计经HSPICE仿真结果证明有效,并采用0.13μm CMOS工艺,分别采用2.5 V的模拟电源电压和1.2 V的数字电源电压供电,实现10位的精度。芯片面积为480μm*380μm,FF case下功耗为0.54 mW。实现了超低功耗的ADC的设计。     

A 25-GS/s 6-bit time-interleaved SAR ADC with design-for-test memory in 40-nm low-leakage CMOS

This paper presents a 25-GS/s 6-bit time-interleaved (TI) SAR ADC in a 40-nm CMOS low-leakage (LL) process. The prototype utilizes 4 × 12 hierarchical sampling architecture to reduce the complexity of track-and-hold circuits and the timing skew calibration. The single-channel SAR ADC adopts asynchronous processing with two alternate comparators. A partially active reference voltage buffer is designed to reduce the power consumption. The method based on sinusoidal signal approximation is employed to calibrate timing skew errors. To characterize the ultra-high-speed ADC, an on-chip design-for-test memory is designed. At 25 GS/s, the ADC achieves the SNDR of 32.18 dB for low input frequency and 27.28 dB for Nyquist frequency. The chip consumes 800 mW and occupies 1.3 × 2.6 mm², including the TI ADC core and memory.     

基于开关运放的低功耗逐次逼近ADC设计

基于UMC 0.18 混合信号工艺,设计了一种低功耗逐次逼近ADC,重点考虑了功耗的优化和电路的改进,采用了开关运放技术,降低了传统缓冲器30%左右的能量消耗,同时比较器低功耗的设计也使该ADC节能的优点更加突出,同时比较器采用了失调校准技术,这样就能够满足10 bit精度的要求.在电源电压1.8 V、采样频率100 kHz的条件下,仿真得到该逐次逼近ADC信噪比为61.66 dB,而静态功耗仅为26μW.该设计的芯片版图面积为1 mm×1mm.     

用于SOC系统的逐次逼近型ADC设计

设计了一个基于SOC系统的触摸屏逐次逼近型结构的10 bit 2Msps模数转换器(ADC)。高精度比较器和Bootstrap开关应用于设计电路中,提高了芯片速度和降低了功耗。芯片采用SMIC0.18μm 1P6M CMOS工艺流片,版图面积为0.25mm2,2MHz工作时平均功耗为3.1mW。输入频率320kHz时,信噪比(SNR)为56dB,ENOB为9.05bit,无杂散动态范围(SFDR)为66.56dB,微分非线性(DNL)为0.8LSB,积分非线性(INL)为1.4LSB。     

基于动态元件匹配技术的改进逐次逼近ADC设计

介绍了一种低功耗、中等速度、中等精度的改进逐次逼近ADC,用于DSP的外围接口中。其中DAC采用分段电容阵列结构,节省了芯片面积,其高三位使用了动态元件匹配技术,改善了ADC的性能。比较器采用四级预放大器和Latch串联构成,并且使用了失调校准技术。数字电路采用全定制设计,辅助模拟电路完成逐次逼近过程,并且能够使ADC进入省电模式。芯片使用UMC0.18μm混合信号CMOS工艺制造,版图面积2.2mm×1.5mm。后仿真结果显示,ADC可以在1.8V电压下达到12bit精度,速度1MS/s,整个芯片的功耗为2.6mW。     

一种8-b 180KSPS的带有新颖的时域比较器且有效位数7.97的差分逐次逼近模数转换器

This paper presents a differential successive approximation register analog-to-digital converter (SAR ADC) with a novel time-domain comparator design for wireless sensor networks. The prototype chip has been implemented in the UMC 0.18-μ m 1P6M CMOS process. The proposed ADC achieves a peak ENOB of 7.98 at an input frequency of 39.7 kHz and sampling rate of 180 kHz. With the Nyquist input frequency, 68.49-dB SFDR, 7.97-ENOB is achieved. A simple quadrate layout is adopted to ease the routing complexity of the common-centroid symmetry layout. The ADC maintains a maximum differential nonlinearity of less than 0.08 LSB and integral nonlinearity less than 0.34 LSB by this type of layout.     

An 8-bit 180-kS/s differential SAR ADC with a time-domain comparator and 7.97-ENOB

This paper presents a differential successive approximation register analog-to-digital converter(SAR ADC) with a novel time-domain comparator design for wireless sensor networks.The prototype chip has been implemented in the UMC 0.18-μm 1P6M CMOS process.The proposed ADC achieves a peak ENOB of 7.98 at an input frequency of 39.7 kHz and sampling rate of 180 kHz.With the Nyquist input frequency,68.49-dB SFDR,7.97-ENOB is achieved.A simple quadrate layout is adopted to ease the routing complexity of the co...     

一种65nm CMOS工艺的6-bit时间交替ADC设计

描述了一种改进计时的基于65nm CMOS工艺的6位流水线模数转换器（ADC）实例。采用4个通道均由一个标有刻度的全动态流水线式二分查找 (PLBS)架构,并在折叠前端采用基于25%工作周期的计时同步方案,可将ADC转换率提高至3 GS/s,其功率损耗为4.1 mW。ADC实测结果,在低输入频率条件下测得的无杂散动态范围(SFDR)和信噪失真比（SNDR）分别为44.1和31.2 dB。与类似高速ADC相比,该设计将PLBS架构的速度提高了60%,同时也提高了ADC的功率效率。模数转换器原型核心电路面积为250 × 120 μm2。     

A low power 12-bit 200-kS/s SAR ADC with a differential time domain comparator

A low power 12-bit 200-kS/s SAR ADC is proposed.This features a differential time domain comparator whose offset is cancelled by using a charge pump and a phase frequency detector instead of the preamplifiers usually needed in a high resolution comparator.The proposed ADC is manufactured in 0.18-μm CMOS technology and the measured SNR and SNDR are 62.5 dB and 59.3 dB,respectively,with a power consumption of 72μW at a 200-kS/s sampling rate.The device operates with a 1.8-V power supply and achieves a FOM of 477 fJ/conversion-step.