寄存器传输级测试用例生成算法

基于控制流图／数据流图层次模型,以分支覆盖、位功能覆盖以及语句可观测覆盖为目标,给出一个高层次测试用例生成算法,并最终实现一种可行的RTL级测试生成算法．实验结果表明,在较少的测试生成时间下,该算法可生成相对短的测试序列,得到与其他方法相当或略差的测试效果．此外,该算法因采用了测试用例技术而具有良好的灵活性．     

全速电流测试的故障精简和测试生成

针对全速电流测试方法测试生成算法效率低下的问题，提出故障压缩、故障模拟等故障精简的方法，以提高该方法的测试生成效率．实验结果表明，该方法使得需要进行测试生成的故障点平均减少了66．8％，该测试方法的测试生成的效率提高了200多倍．     

Mixed hierarchical-functional fault models for targeting sequential cores

Current work presents a set of fault models allowing high coverage for sequential cores in systems-on-a-chip. We propose a novel approach combining a hierarchical fault model for functional blocks, a functional fault model for multiplexers and a mixed hierarchical-functional fault model for comparison operators, respectively. The fault models are integrated into a fast high-level decision diagram based test path activation tool. According to the experiments, the proposed method significantly outperforms state-of-the-art test pattern generation tools. The main new contribution of this paper is a formal definition of high-level decision diagram representations and the combination of the three fault models in order to target high gate-level stuck-at fault coverage for sequential cores.     

面向最大串扰噪声的测试生成方法

随着特征尺寸进入纳米尺度,相邻连线之间的电容耦合对电路的影响越来越大,并可能使得电路在运行时失效.为此提出一种面向受害线上最大串扰噪声的测试生成方法,该方法基于多串扰脉冲故障模型,能够有效地模型化故障并生成合适的向量.为了能够激活尽可能多的侵略线以造成受害线上的最大脉冲噪声,首先将测试生成问题转化为一个加权的最大可满足问题,再使用解题器求解,以得到测试向量;此外,将子通路约束加入到可满足问题的描述之中,以保证所有被激活的侵略线能够同时跳变.针对ISCAS89电路的实验结果显示,文中方法适用于较大规模电路的串扰噪声测试,并且具有可接受的运行时间.     

Scalable and Effective Test Generation for Role-Based Access Control Systems

Conformance testing procedures for generating tests from the finite state model representation of Role-Based Access Control (RBAC) policies are proposed and evaluated. A test suite generated using one of these procedures has excellent fault detection ability but is astronomically large. Two approaches to reduce the size of the generated test suite were investigated. One is based on a set of six heuristics and the other directly generates a test suite from the finite state model using random selection of paths in the policy model. Empirical studies revealed that the second approach to test suite generation, combined with one or more heuristics, is most effective in the detection of both first-order mutation and malicious faults and generates a significantly smaller test suite than the one generated directly from the finite state models.     

基于UML的系统测试用例自动生成

提出了一种新颖的基于UML图自动生成系统测试用例的方法.此方法适用于所有UML建模的系统.用创新性地结合图论知识,对用例图和序列图进行抽象,定义了相应的测试覆盖准则以生成测试用例.通过两级遍历,自动生成系统测试向最,并且达到所提的系统测试覆盖率的要求.能够覆盖所有用例、用例依赖性、以及交互中所有的消息序列.实现最大化的...     

基于JPF的类数据流测试生成技术

通过设置陷阱性质,用时序逻辑公式表示数据流测试的覆盖准则,将测试生成问题简化成模型检测中寻找反例的问题,自动生成满足数据流覆盖准则的类方法测试调用序列,提出了一种适用于类方法调用序列自动生成的搜索算法,并在程序模型检测器JPF上实现。算法分析和实验结果表明,该算法能生成高效的方法调用序列并明显减少测试生成代价。     

基于遗传算法的全芯片级覆盖率驱动随机验证技术

随机测试生成技术是当今大规模集成电路仿真验证流程中的重要支撑技术.覆盖率驱动的随机测试生成方法是目前该领域研究的热点.遗传算法具有部分优化问题的黑盒特性,不需要了解问题的太多先验知识,适合处理黑盒优化问题.因此,将遗传算法应用在覆盖率反馈驱动随机测试生成时,不需要复杂的领域先验知识,节约了大量的专家时间,提高了验证的自动化程度.分析了各种基于遗传算法的覆盖率驱动的随机测试生成方法,并在此基础上设计和实现了基于遗传算法的全芯片级覆盖率驱动随机验证平台.该平台被实际应用在龙芯处理器的验证中,实验结果表明,平台有效提高了验证效率.     

基于蚂蚁路径的时序电路故障诊断算法

提出了一种VLSI时序电路自动测试型生成(Automatic test pattern generation，ATPG)的新算法。传统ATPG算法采用局部状态转换图或收集门级电路的知识以及提取电路规则来解决时序电路ATPG的困难。本算法引入新的模型，着重解决了ATPG中的计算冗余问题。在蚂蚁路径模型的基础上，前向搜索得到了重建，故障点的前向传输和回溯归结到了单一路径之上．而该路径上可能分布着许多待测的故障点，从而改善了以往时序电路ATPG算法中搜索重复而导致的计算冗余问题，同时，最小测试向量的获取为数学定理所证明。最后在Benchmark电路上进行的与ILP算法的比较试验表明，本算法具备同样的故障覆盖率，且速度更快。     

基于内建自测试的测试向量生成方法

内建自测试(BIST)方法是目前可测性设计(DFT)中最具应用前景的一种方法。BIST能显著提高电路的可测性,而测试向量的生成是关系BIST性能好坏的重要方面。测试生成的目的在于,生成可能少的测试向量并用以获得足够高的故障覆盖率,同时使得用于测试的硬件电路面积开销尽可能低,测试时间尽可能短。本文对几种内建自测试中测试向量生成方法进行了简单的介绍和对比研究,分析各自的优缺点,并在此基础上探讨了BIST面临的主要问题和发展方向。     

基于扩展有限状态机的协议测试集生成研究

与其他测试方法相比,主要解决了自动生成可执行测试序列的问题.首先介绍现有的基于扩展有限状态机的测试生成算法,这些算法虽然结合了控制流和数据流的测试,但是并没有解决测试序列的可执行问题.重点解决了包含有影响循环测试序列的可执行性问题,并通过预先发现循环的中断条件而减少不可用的测试路径的产生.另外,给出了算法的详细说明.     

数模混合电路互连测试矢量自动生成的实现

测试矢量的自动生成研究一直都是板级边界扫描互连测试中的重点,针对数模混合被测电路的不同结构类型,特别是多扇出类型结点相连的复杂情况,建立了具有代表性的互连结构测试模型;在此模型的基础上提出可进行完备性测试矢量的自动生成算法并用软件加以实现;利用该算法,对实际DEMO板上的芯片进行了互连测试,测试结果表明该算法满足板级边界扫描互连测试的矢量自动生成要求。     

Web应用测试用例生成研究

随着Internet的高速发展,Web应用成为软件的主流之一,Web应用程序也变得越来越复杂,从多方面着手提高Web应用的质量是Web应用开发者的必然选择.Web应用测试是保证Web应用程序质量的重要手段,测试的核心工作是生成测试用例.把现有的Web测试用例生成方法归结为4类:Capture/Replay方法、HTML分析法、源代码分析法、User-Session分析法,随后对这4类方法进行详细讨论,并归纳出这4类方法生成测试用例的一般步骤.最后总结了这4种方法的优缺点,从方法实现的难易程度、覆盖率等方面比较了它们的性能.     

基于遗传算法的自动组卷研究与应用

随着在线考试系统的广泛应用,组卷算法决定了自动组卷的性能。为提高组卷成功率,提出基于遗传算法的自动组卷模型,根据总分、题型、难度、区分度等要求建立多目标、多约束条件的数学模型。采用ASP.NET编程实现,并进行编码、选择、交叉、变异等操作,使遗传算法能满足自动组卷要求。     

基于有向同步交互图的类族测试用例生成算法

根据类对象之间的消息通信产生的同步消息、消息传递以及消息等待的交互特征,设计了一种有向同步交互图(DSIG)模型,提出了类继承的同步交互路径(SIAPaths)测试用例生成方法,给出了自动生成同步交互路径的算法.同时,提出了同步交互序列测试充分性准则,并从基本交互路径序列和基本交互消息序列的测试覆盖率两方面阐述了测试的可行性.     

基于UIO的协议一致性测试序列生成方法研究

测试序列的生成是协议一致性测试中重要的研究领域,怎样使生成的测试序列既具有较强的检错能力又具有较广的差错覆盖范围成为许多科研人员研究的重点。文章在介绍了有限状态机族型和唯一输入／输出序列后,对基于UIO的测试序列生成方法进行了分析,然后对该方法进行了优化研究。使用优化后的算法可以缩短测试序列的长度,提高了测试效率和差错...     

基于UML Statechart语义的测试序列生成方法

UML Statechart是UML的一个主要组成部分,与其他类型的Statechart相比,由于采用事件队列的调度方式,UML Statechart有着更多的不确定性,使得针对UML Statechart 模型的测试非常困难。本文给出了一个形式化的语义模型,并将Stateehart转化为一个比较简单的标志变迁系统,利用路径选择算法得到一个基于标志变迁系统的测试集,然后通过判断得到的测试集中每个测试用例是否满足UML Statechart执行步的语义,从而得到一个满足UML Statechart执行步的语义的、可执行的测试集。     

基于UML顺序图的测试用例生成

为生成覆盖测试需求的测试用例集,提出一种基于UML顺序图自动生成测试用例的方法。通过分析待测系统的功能用例,对其进行顺序图建模。在基于该顺序图生成测试用例的过程中,对顺序图添加规约条件,解析顺序图,得到场景测试树,再遍历该树,得到场景的输入、预期输出、约束条件以及场景环境,这4部分组成了测试用例,同时对如何处理复杂的顺序图及如何满足测试用例充分性等问题进行分析总结,提出有效的解决策略。     

一种提高VLSI测试生成速度的辅助方法

本文针对测试生成难点提出了加速功能块级测试生成系统速度并提高其处理能力的辅助方法－－功能块并法，并从理论上证明了算法的可行性，分析了算法可能引起的故障覆盖率损失，同时给出了补救方法。     

IDDT: Fundamentals and Test Generation

It is the time to explore the fundamentals of IDDT testing when extensive work has been done for IDDT testing since it was proposed.This paper precisely defines the concept of average transient current(IDDT) of CMOS digital ICs,and experimentally analyzes the feasibility of IDDT test generation at gate level.Based on the SPICE simulation results,the paper suggests a formula to calculate IDDT by means of counting only logical up-transitions,which enables IDDT test generation at logic level.The Bayesian optimization algorithm is utilized for IDDT test generation.Experimental results show that about 25% stuck-open faults are with IDDT testability larger than 2.5,and likely to be IDDT testable.It is also found that most IDDT testable faults are located near the primary inputs of a circuit under test.IDDT test generation does not require fault sensitization procedure compared with stuck-at fault test generation.Furthermore,some redundant stuck-at faults can be detected by using IDDT testing.