一种基于选择触发的低功耗扫描链结构

利用一个和扫描链等长的扫描移位寄存器,对传统扫描链进行改造,提出了一种新型的选择触发的扫描链结构。它有效地降低了传统扫描链扫描移位过程中的动态功耗,并提高了扫描时钟频率,同时它所需要的测试数据为原始测试向量集的差分向量序列集合,编码压缩差分序列中连续“0”的测试数据后,在解压测试时不需要分离的CSR（Cyclical Scan Register,循环扫描移位寄存器）。在ISCAS’89基准电路上进行的实验表明,该方法与传统的串行扫描技术相比,能有效地降低扫描移位过程中的平均功耗。     

SCANGIN:一种降低扫描测试中动态功耗的方法

通过调整扫描链上扫描单元顺序与逻辑门插入相结合,以减少扫描移入阶段扫描链上不必要的状态跳变,从而达到降低测试中电路动态功耗的目的．在ISCAS’89基准电路上进行的实验表明,该方法最多能将扫描移入阶段峰值功耗降低94．5％,平均功耗降低93．8％,而面积开销可以忽略不计．     

低成本的两级扫描测试结构

提出了一种两级扫描测试结构：根据电路结构信息对时序单元进行分组,同组的时序单元在测试生成电路中共享同一个伪输入;将时序单元划分到不同的时钟域,在测试向量的置入过程中只有很小一部分时序单元发生逻辑值的翻转;引入新的异或网络结构,消除了故障屏蔽效应.实验结果表明,该两级测试结构与以往的方法相比,在保证故障覆盖率的同时,大大降低了测试时间、测试功耗和测试数据量.     

用扫描链重构来提高EFDR编码的测试压缩率和降低测试功耗

为了解决系统芯片测试中日益增长的测试数据和测试功耗的问题,提出一种不影响芯片正常逻辑功能的扫描链重构算法--Run-Reduced-Reconfiguration(3R).该算法针对扩展频率导向游程(EFDR)编码来重排序扫描链和调整扫描单元极性,重新组织测试数据,减少了游程的数量.从而大人提高了EFDR编码的测试压缩率并降低测试功耗;分析了扫描链调整对布线长度带来的影响后,给出了权衡压缩率和布线长度的解决方案.在ISCAS89基准电路上的实验结果表明,使用3R算法后,测试压缩率提高了52%,测试移位功耗降低了53%.     

双核SoC芯片扫描链测试设计与实现

针对芯片生产过程中可能引入短路和断路等制造缺陷的问题,实现了基于扫描链测试的双核SoC芯片可测性设计电路。根据双核SoC中DSP硬核、CPU软核特点采用不同的扫描链设计方案：利用DSP硬核中已有扫描链结构,将DSP测试端口复用到芯片顶层端口,在CPU软核和其它硬件逻辑中插入新的扫描链电路。扫描链测试支持固定型故障测试和时延相关故障测试。针对时延故障测试,设计了片上时钟控制电路,利用PLL输出高速时钟脉冲进行实速测试。采用自动测试向量生成工具产生测试向量,结果表明,芯片固定型故障的测试覆盖率可以达到97.6%,时延故障测试覆盖率可以达到84.9%,满足芯片测试覆盖率要求。     

一种有效的EEPLA的测试算法

本文提出了一种硬件电路很少,故障覆盖率最高的ＥＥＰＬＡ的测试算法。同其他测试算法相比,该方法可以对每一个交叉点进行编程控制。所有单一的或多重的交叉点故障、线电位固定在“１”（“０”）、桥连故障都可以测试到,疽测试算法简单易行。     

一种FLEX系列FPGA测试建模方案

目前常用的FPGA器件测试方法为基于实际应用的编程测试方法,其关键在于选择什么样的测试模型。论文在研究了FPGA器件的结构和工作原理的基础上,提出一种可行性强、覆盖率高的测试模型建立方案,对逻辑单元、嵌入式阵列和I/O双向管脚的覆盖率可达100%,且功能简单、结构清晰,易于模拟测试向量和故障定位。     

基于LSSD的Cache电路的扫描测试设计

在扫描测试设计时,因电路行为的不同需采用不同的扫描单元,LSSD(level-sensitive scan design)正是一种非常适合于电平敏感型电路的扫描单元,但在时钟控制相对复杂的电路中仅采用标准LSSD单元来完成整个扫描测试设计是不够的.在经过对LSSD扫描测试原理进行深入研究后,结合某32位RISC CPU中的Cache电路的行为特点,对标准LSSD扫描单元做了重新设计,并获得了较高的测试覆盖率和故障覆盖率.     

一种边界扫描测试技术的扩展运用探讨

利用边界扫描技术,对边界扫描器件到悬空插头间的开路故障测试比较困难;通过借鉴国外的研究经验,将边界扫描技术与在线测试技术相结合,用边界扫描器件发送信号,感应电容接收信号的方法,测试电容值大小,来判断节点是否开路,实现开路故障的测试;通过实际模拟验证,得到开路故障节点电容值明显小于正常状态的电容值,判断出了开路的故障节点;因此,证明了方法的可行性,最后对存在的利弊进行了分析总结,期望对国内相关领域的理论研究和实践应用提供有益的参考。     

一种 FLEX 系列 FPGA 测试建模方案磁

目前常用的 FPGA 器件测试方法为基于实际应用的编程测试方法,其关键在于选择什么样的测试模型。论文在研究了 FPGA 器件的结构和工作原理的基础上,提出一种可行性强、覆盖率高的测试模型建立方案,对逻辑单元、嵌入式阵列和 I／O 双向管脚的覆盖率可达100％,且功能简单、结构清晰,易于模拟测试向量和故障定位。     

基于扫描链二次排序组合的低功耗测试方法

减少SoC的测试时间是降低测试成本的有效方法。提出一种二次排序组合的扫描链平衡算法以减少IP核测试时间。算法首先对内部扫描链按升序排列,然后对其进行mod n(封装后扫描链的条数)划分,得到n个余数序列,将余数为0的序列按降序排列,与其它余数序列组合成新的序列;对新序列再进行一次mod n划分,再次得到n个余数序列,最后对各余数序列分别求和,求和的结果即为n条扫描链封装后的扫描链长度。在ITC’02基准电路上的实验结果表明,该算法能有效地缩短IP核测试时间。     

一种基于扫描链阻塞技术的低费用测试方法

为进一步降低测试功耗及测试应用时间,提出一种基于扫描链阻塞技术且针对非相容测试向量的压缩方法.该方法考虑前后2个测试向量之间不相容的扫描子链,后一个测试向量可以由扫描输入移入若干位以及前一个测试向量的前若干位组合而成.实验结果表明,该方法能够有效减少测试应用时间,提升效率.     

基于JTAG边界扫描的在线导通测试算法

ＪＴＡＧ边界扫描机制是用于在线导通测试的新技术，利用ＪＴＡＧ可以在数分钟内查出复杂插件和系统的全部导通故障。本文介绍了基于ＪＴＡＧ导通测试的基本思想，提出了一个有效的基于ＪＴＡＧ的在线导通测试算法。     

边界扫描技术在FPGA测试中的应用

边界扫描技术是标准化的可测试性设计技术,它提供了对器件的功能、互连及相互间影响进行测,极大地方便了对于复杂电路的测试。文章针对XCV600_HQ240,介绍了边界扫描的基本结构、边界扫描测试操作流程、测试接口和IEEE 1149.1标准规定的数据寄存器和指令寄存器,结合FPGA芯片的BSDL文件进行边界扫描配置和测试。     

一种基于核设计的SOC测试控制体系结构

随着集成电路复杂性的提高和SOC系统的出现,电路测试的难度也在不断增大,测试问题已经成为SOC设汁的瓶颈。在研究了现存的测试控制结构后提出了基于核设计的SOC测试控制结构,它以边界扫描控制体系为基础,融合多种测试控制方法,支持不同类型的IP核进行测试。从而解决了SOC测试中控制部分的一些问题。     

基于扫描链测试的HDL编码规范分析与研究

集成电路制造过程的缺陷会使部分芯片失效,因此需要通过高效的自动测试方法来对芯片的正确性进行检测.该文针对集成电路自动测试方法中的扫描链测试,提出了六条HDL编码规范,用于提高测试覆盖率从而提高测试效率.把这些编码规范应用到实例设计中,实验结果显示,遵循全部规范时测试覆盖率可达到100％,而不遵循其中的任一规范时测试覆盖率均有一定程度的减少.通过对各种情况下的故障分布进行分析表明,在前端设计时遵循这些HDL编码规范,能以最小的性能牺牲,获得较高的测试覆盖率.     

基于多扫描链的内建自测试技术中的测试向量生成

针对基于多扫描链的内建自测试技术,提出了一种测试向量生存方法。该方法用一个线性反馈移位寄存器（LFSR）作为伪随机测试向量生成器,同时给所有扫描链输入测试向量,并通过构造具有最小相关度的多扫描链克服扫描链间的相关性对故障覆盖率的影响。此外该方法经过模拟确定难测故障集,并针对这外难测故障集利用ATPG生成最小确定性测试向量集。最后丙依据得到的最小测试向量集来设计位改变逻辑电路,利用们改变逻辑电路控制改变扫描链上特定的值来实现对难测故障的检测,从而实现被测电路和故障完全检测。     

一种增强的低功耗的嵌入式系统设计

嵌入式系统片上Cache功耗是微处理器的功耗的最主要部分.提出新的低功耗技术,将Filter Cache方法与Loop Table方法相结合,无需增加新的指令,不需要复杂的硬件结构,并可针对具体的应用程序对处理器系统结构进行定制.     

通过单扫描链的构造实现最小测试应用时间

在交迭测试体系＾「１，２」的基础上提出了一种利用二选一开关辅助扫描寄存器的排序、能够实现最小应用时间的单扫描链的构造方法，给出了单扫描链的构造规则。此外还分析了由于二选一开关的引入带来的硬件开销问题，提出了一个能够减少硬件开销的算法。     

基于边界扫描的测试技术

鉴于工程实践中对边界扫描技术的忽视,分析了它在实际使用中存在的误区,介绍了边界扫描接口的定义及其具体硬件结构,阐述了边界扫描的工作原理。并分析总结了其用于实际测试中的作用与优点,提出了对边界扫描测试进行优化时需要注意的方面．以利于更好地普及应用。