高性能双精度浮点除法器研究

以IEEE 754标准为基础,完成了双精度浮点除法器的设计.整个设计包括预处理、指数减、尾数除、规格化、舍入判断、溢出判断和异常处理六部分.在尾数除部分用了SRT基4算法和改进的全并行基4、基8、基16和基256这5种不同的除法算法来实现.并分析了仿真和逻辑综合的结果,它们各自有不同的优点,可以适用不同的场合.如果综合考虑时钟周期数、时延、面积等方面的因素,全并行基8和基16算法是比较理想的选择.     

基于SRT算法的单精度浮点除法器

采用VHDL语言,在FPGA上实现了单精度浮点除法器的设计,通过采用SRT算法、SD表示法、常数比较法以及飞速转换法,进一步提高电路的运算速度。使用NC-sim和Maxplus2仿真软件进行前仿真和后仿真,使用Synplify进行逻辑综合,采用EPF10K40RC208-3芯片,对除法器进行了仿真。     

基于FPGA的除法器设计

除法器是数字信号处理领域中最基本也是最复杂的运算单元。目前除法器的设计多采用迭代算法实现,实时性很差。为了提高除法器的实时性,文章基于线性逼近算法和ROM查找表相结合的方式,提出一种数字复数除法器的实现方法。相对于传统的数字除法器,它不但资源少,计算速度快,而且还可以根据修改ROM的数值精度来满足不同的性能要求,灵活性很高,在数字信号处理领域有广泛的应用和推广价值。     

一种基于SRT-8算法的SIMD浮点除法器的设计与实现

在科学计算、数字信号处理、通信和图像处理等应用中,除法运算是常用的基本操作之一。基于SRT 8除法算法,设计一个SIMD结构的IEEE 754标准浮点除法器,在同一硬件平台上能够实现双精度浮点除法和两个并行的单精度浮点除法。通过优化SRT 8迭代除法结构,提出商选择和余数加法的并行处理,并采用商数字存储技术降低迭代除法的计算延时,提高频率。同时,采用复用策略减少硬件资源开销,节省面积。实验表明,在40nm工艺下,本设计综合cell面积为18601.9681 μm2,运行频率可达2.5GHz,相对传统的SRT 8实现关键延迟减少了23.81%。     

单双精度浮点除法器的实现

通过对除法算法的研究,采用三级流水并精选SRT的冗余区域,在不减少运算精度的条件下,简化硬件设计,用硬件描述语言(Verilog)实现了单精度和双精度浮点数除法运算模块,并使用随机测试矢量对除法器进行验证,结果与参考机比较误差不超过2-64.如果采用SMIC 0.18μm CMOS工艺库实现该设计,该除法单元在占用芯片面积为168173μm2的情况下工作频率可达约455MHz.     

基于定点DSP的浮点开平方算法的实现

本文提出了基于TMS320C2XX定点DSP的浮点开平方算法，给出了实现方法及程序清单，实践证明该方法具有精度高，运算速度快、程序简单等特点。     

科学计算浮点数据的高性能无损压缩

科学计算在科学界及工业界发挥着越来越重要的作用,所随之产生的科学数据也越来越多.因二级存储(如硬盘)的读写速度通常较慢,庞大的数据量除了占据存储空间之外,还影响着系统性能.文中通过系统研究浮点数据的特性,建立预测精度和压缩比之间的关系的理论体系.通过利用科学数据之间的相关性,采用多种预测器以及高效熵编码方法,提出一种科学数据高性能无损压缩方法.该方法既不需要使用者有关于原始数据的先验知识,也不需要使用者自行设计预测器.通过与其他压缩方法进行比较,结果表明文中方法的压缩比远高于其他方法,并同时具有恒定的海量压缩吞吐量.该方法已被应用于大规模颗粒动力学仿真系统的数据压缩.     

高性能A／D转换器TLY2548与浮点DSP的接口

TLV2548是TI公司推出的一款新型高性能8通道12位低功耗、高速CMOS串行A／D转换器。文中介绍了TLV2548的特点和引脚功能，给出了TLV2548与TMS320C3X浮点DSP的接口电路及软件编程，该接口已经应用于作者研制的噪音分析仪器中，实践证明性能优良。     

M-DSP中高性能浮点乘加器的设计与实现

针对高性能M型数字信号处理器（M-DSP）对浮点运算的性能、面积和功耗要求,研究分析了M-DSP总体结构和浮点运算的指令特点,设计和实现了一种高性能低功耗的浮点乘累加器（FMAC）。该乘加器采用单、双精度通路分离的主体结构,分为六级流水站执行,对乘法器、对阶移位等关键模块进行了复用设计,支持双精度和单精度浮点乘法、乘累加、乘累减、单精度点积和复数运算。对所设计的乘加器进行了全面的验证,基于45nm工艺采用Synopsys公司的Design Compiler工具综合所设计的代码,综合结果表明运行频率可达1GHz,单元面积36856μm²;与FT-XDSP中的乘加器相比,面积节省了12.95%,关键路径长度减少了2.17%。     

基于VHDL的浮点算法研究

浮点运算是数字信号处理中最基本的运算,但因为现行EDA软件没有提供浮点运算功能,使其在FPGA中的实现却是个棘手问题.文中提出了一种基于VHDL的高精度浮点算法,并以9位实序列为例,通过浮点数表示、对阶操作、尾数运算以及规格化处理等步骤高效并准确地实现浮点加/减法、乘法、除法以及平方根等运算,最后在FPGA中下载并实现了上述浮点运算,并给出测试结果.测试数据表明:所设计的浮点算法在其浮点数位宽所对应的精度范围内,可以在FPGA上成功地实现包含加、减、乘、除及求平方根等各种浮点运算.     

基于适应小波收缩的浮点数编码遗传算法

通过独立同分布分析浮点数编码(FPR)噪声,用适应小波收缩的方法消除噪声对遗传算法性能的影响,在算法运行中用变异操作实现消噪。针对阈值变化对小波系数的影响,以单基因证明小波消噪变异的正确性;提出适应小波收缩构建软阈值函数,将函数运算植入算法的动态运行中;给出了具体的实现算法,用实例验证了算法的可行性。仿真实验表明,所提算法显著提高了收敛速度,收敛点与理论值相一致。     

特殊变换多小波构造的浮点数编码遗传算法

浮点数编码具有精度高、便于高维大空间搜索的优点,在函数优化和约束优化领域明显有效于其他编码。浮点数编码遗传算法在操作环境中产生的噪音和对算法性能的影响尚不被人们所认识。将小波用于浮点数编码遗传算法的消噪变异是解决该问题的有效途径。单一小波对浮点数编码消噪变异泛化能力低,且对浮点数编码遗传算法性能改进有一定的局限性。研究证明了用酉变换可构造正交多小波,将正交多小波用于浮点数编码遗传算法的消噪变异,提出了FGAMW方法,并进行了实验。理论研究和实验结果表明,提出的FGAMW方法理论上是可靠的,技术上是可行的,对于拓展浮点数编码遗传算法的应用空间具有积极的意义。     

双声纳探头差动扫描的挂舷式船舶吃水测量方法

针对现有船载式船舶吃水测量方法的局限,提出了一种基于双声纳探头差动扫描的挂舷式船舶吃水测量方法.在详细分析船舶弧形轮廓外形基础上,利用双声纳探头差动扫描技术,建立测量船舶吃水量的数学模型,设计了一种船舶吃水测量方法.设计了实验方案,搭建了小比尺船模吃水深度实验系统,获取了小比尺船模吃水深度,通过对5组吃水测量结果的统计分析发现,小比尺船模吃水深度测量最大相对误差为4.87%,精度较高,满足实际工程误差要求,验证了该设计方案的可行性.     

基于最近邻接点的涡点搜索算法

为了实现对优化迭代初始点(涡点)的预处理,保证从各个初始点迭代得到不同的局部最优点,进而通过对比研究获得全局最优点,提出了以基于Pan-距离的最近邻接点搜索为核心、涡点之间必有凸起为判断准则的涡点搜索算法.该算法以Pan-距离作为高维数据点之间的相似度描述参数.基于Pan-距离的高维空间邻接点搜索算法有效地降低了涡点搜索的计算负担.算例结果表明,在抽样点密度足够的情况下,该算法可实现高维空间涡点的快速有效搜索.