铁电栅材料GaN基场效应晶体管的特性

针对铁电薄膜/GaN基FET结构,利用数值方法研究了铁电栅材料自发极化强度PS变化对GaN基表面电子浓度nS和场效应晶体管转移特性Id-Vg的影响,给出了典型PS和εr值下跨导gm与Vg的关系。结果表明:零栅压下,nS在随PS(0～±59μC/cm2)变化时有4～6个数量级的提高或降低;当Vg=0.65V、PS为-26～26μC/cm2时,nS提高约4个数量级;负栅压下,nS因受引起电子耗尽的PS的影响而降低6～7个数量级,而PS未对Id-Vg产生明显影响,跨导gm在1V左右的栅偏压下达到最大值。这些结果对利用铁电极化和退极化可能改善新型器件性能的研究具有重要意义。     

考虑背栅偏置的FOI FinFET电流模型

建立了绝缘体上鳍(FOI)鳍式场效应晶体管(FinFET)的电流模型,通过推导出背栅对前栅的耦合系数,使电流模型可以预测背栅电压对沟道电流的影响。该模型可以较为精准地预测实验数据和TCAD仿真结果,并且对于FOI FinFET的鳍宽和侧壁倾斜角等几何参数有较宽的适用范围。通过提取耦合系数,证明了背栅对前栅的耦合效应将随着鳍宽和侧壁倾角的增大而增强,而鳍底部的夹角对沟道的影响可以忽略。所提出的模型可以用于建立BSIM模型,指导设计者优化器件性能,以及进行背栅偏置的低功耗集成电路设计。     

3300V沟槽栅IGBT的衬底材料的优化设计

使用TCAD仿真软件对3 300 V沟槽栅IGBT的静态特性进行了仿真设计.重点研究了衬底材料参数、沟槽结构对器件击穿电压、电场峰值等参数的影响.仿真结果表明,随衬底电阻率增加,击穿电压增加,饱和电压和拐角位置电场峰值无明显变化;随衬底厚度增加,击穿电压增加,饱和电压增加,拐角位置电场峰值降低;随沟槽宽度增加,饱和电压降低,击穿电压和拐角位置电场峰值无明显变化;随沟槽深度增加,饱和电压降低,击穿电压无明显变化,拐角位置电场峰值增加;随沟槽拐角位置半径增加,击穿电压和饱和电压无明显变化,但拐角位置电场峰值减小.选择合适的衬底材料对仿真结果进行实验验证,实验结果与仿真结果相符,制备的IGBT芯片击穿电压为4 128 V,饱和电压约为2.18 V.     

CMOS IC漏极静态电流测试技术的现状与发展

全面介绍了CMOS集成电路漏极静态电流(IDDQ)测试技术的现状、应用及其发展趋势。与其它主要用于检测逻辑功能的测试技术不同，IDDQ主要用于检测电路的物理缺陷和工艺故障。作为逻辑功能测试的重要补充，IDDQ技术可提高集成电路的可测性和故障覆盖率，保证集成电路的可靠性。     

22nm技术节点异质栅MOSFET的特性研究

研究了22 nm栅长的异质栅MOSFET的特性,利用工艺与器件仿真软件Silvaco,模拟了异质栅MOSFET的阈值电压、亚阈值特性、沟道表面电场及表面势等特性,并与传统的同质栅MOSFET进行比较。分析结果表明,由于异质栅MOSFET的栅极由两种不同功函数的材料组成,因而在两种材料界面附近的表面沟道中增加了一个电场峰值,相应地漏端电场比同质栅MOSFET有所降低,所以在提高沟道载流子输运效率的同时也降低了小尺寸器件的热载流子效应。此外,由于该器件靠近源极的区域对于漏压的变化具有屏蔽作用,从而有效抑制了小尺寸器件的沟道长度调制效应,但是由于其亚阈值特性与同质栅MOSFET相比较差,导致漏致势垒降低效应(DIBL)没有明显改善。     

钝化介质层对功率GaAs MESFET的栅-漏击穿特性影响

用直接测定GaAs MESFET的栅-漏极电容-频率（C-f)和高频电容—电压（C-V）的方法,研究了钝化层—半导体界面的慢界面陷阱电荷对栅—漏反向击穿特性的影响,为解决GaAs MESFET的栅—漏反向击穿特性不良和不稳定提供了依据。     

基于降低有机场效应晶体管泄漏电流的研究进展

近年来,由于有机场效应晶体管(OFET)具有成本低、机械柔性优异且可大面积制备等优点成为国际研究的前沿领域之一.迄今为止,OFET的载流子迁移率已超过了非晶硅薄膜晶体管,在柔性集成电路中表现出了巨大的应用潜力.随着技术的不断改进,OFET的工作频率不断提高.首先阐述了泄漏电流的来源;然后介绍了影响OFET静态功耗的最主要因素是栅极泄漏电流,总结了近年来降低OFET栅极泄漏电流的主要方法,如构建多层结构的栅介质、开发新型栅介质材料和交联栅介质材料;最后对降低OFET泄漏电流的方法进行了展望.     

GaAs MESFET旁栅迟滞现象与沟道电流数据采集时间的关系

采用平面选择注入隔离工艺制作 MESFET及旁栅电极 ,通过改变半导体特性测试仪的延迟时间参数 ,深入研究了不同沟道电流的数据采集时间对旁栅效应迟滞现象的影响 .发现当延迟时间超过 2 s时 ,迟滞现象基本消失 ,旁栅效应达到稳态 ,而且准静态地改变旁栅电压 ,沟道电流的变化会达到一稳定值 ,与过程无关 ,于是可以避免迟滞现象 .并从理论上解释了所发现的现象     

GaAs MESFET旁栅迟滞现象与沟道电流数据采集时间的关系

采用平面选择注入隔离工艺制作MESFET及旁栅电极,通过改变半导体特性测试仪的延迟时间参数,深入研究了不同沟道电流的数据采集时间对旁栅效应迟滞现象的影响.发现当延迟时间超过2s时,迟滞现象基本消失,旁栅效应达到稳态,而且准静态地改变旁栅电压,沟道电流的变化会达到一稳定值,与过程无关,于是可以避免迟滞现象.并从理论上解释了所发现的现象.     

纳米双栅MOSFET栅极漏电流的二维量子模拟(英文)

基于非平衡格林函数(NEGF)的量子输运理论框架,对双栅MOSFET进行了二维实空间数值模拟。在对表征载流子电势的泊松方程自洽求解后,感兴趣的物理量(如亚阈值摆幅、漏致势垒下降、载流子密度、电流密度等)可以被求得,观察了由栅极注入效应导致的二维电荷分布,并对不同电介质材料对栅极漏电流的影响进行了研究。此外,还通过调整电介质参数并进行比较的方法,研究了电介质的有效质量、介电常数、导带偏移对栅极漏电流的影响。该模拟方法为双栅MOSFET中载流子自栅极的注入提供了良好的物理图景,对器件特性的分析和比较有助于栅氧层高k电介质材料的选取。     

一种低失调高压大电流集成运算放大器

基于结型场效应晶体管(JFET)和双极型晶体管(BJT)兼容工艺,设计了一种低失调高压大电流集成运算放大器。电路输入级采用p沟道JFET (p-JFET)差分对共源共栅结构;中间级以BJT作为放大管,采用复合有源负载结构;输出级采用复合npn达林顿管阵列,与常规推挽输出结构相比,在输出相同电流的情况下,节省了大量芯片面积。基于Cadence Spectre软件对该运算放大器电路进行了仿真分析和优化设计,在±35 V电源供电下,最小负载电阻为6Ω时的电压增益为95 dB,输入失调电压为0.224 5 mV,输入偏置电流为31.34 pA,输入失调电流为3.3 pA,单位增益带宽为9.6 MHz,具有输出9 A峰值大电流能力。     

电泳法制备平栅极碳纳米管场发射阴极及场发射特性研究

采用电泳法在ITO玻璃基板上选择性制备了碳纳米管(CNTs)阴极薄膜,采用电子扫描(SEM)分析了CNTs薄膜的表面形貌,并测试了碳纳米管阴极的场致发射特性.结果表明,利用电泳法制得的碳纳米管阴极薄膜均匀性、致密性良好,且具有较大发射电流密度;通过控制共面栅控CNTs场发射阴极的栅极电位能够有效控制阴极的场发射电流密度...     

Gate control, surface leakage currents, and peripheral charging in AlGaN/GaN heterostructure field effect transistors having nanometer-scale schottky gates

Gate control properties together with gate leakage currents in AlGaN/GaN heterostructure field effect transistors (HFETs) with nanometer-scale Schottky gates were investigated, focusing on the effects of AlGaN surfaces at the gate periphery. Fabricated AlGaN/GaN HFETs showed unexpectedly small gate length (L_G) dependence of transconductance, g_m. Comparing the transfer characteristics from theory and experiment, effective L_G values in the fabricated devices were found to be much longer than the geometrical size on the order of 100 nm, indicating the formation of virtual gates. Detailed analysis of the gate leakage current behaviors based on a thin surface barrier model showed the presence of a strong electric field at the gate periphery. The mechanism of the virtual gate formation was discussed based on the obtained nanometer-scale Schottky gate behaviors.     

低导通电阻和栅漏电的高性能InAlN/GaN HEMT

本文制备了100nm栅长的InAlN/GaN HEMT。通过氧处理和优化欧姆接触获得了高性能的InAlN/GaN HEMT。所制备的器件在栅压偏置为2V时,漏端输出电流密度达到2.18A/mm。器件的导通电阻为1.49Ω*mm。与常规器件相比,器件的栅漏电下降了两个数量级。器件也获得良好的射频特性,电流截止频率和最高震荡频率分别为81GHz和138GHz。根据现有的报道,这是国内较早报道GaN基HEMT电流密度超过2A/mm。     

High Performance Multi‐Level Non‐Volatile Polymer Memory with Solution‐Blended Ferroelectric Polymer/High‐k Insulators for Low Voltage Operation

Polymer ferroelectric‐gate field effect transistors (Fe‐FETs) employing ferroelectric polymer thin films as gate insulators are highly attractive as a next‐generation non‐volatile memory. Furthermore, polymer Fe‐FETs have been recently of interest owing to their capability of storing data in more than 2 states in a single device, that is, they have multi‐level cell (MLC) operation potential for high density data storage. However, among a variety of technological issues of MLC polymer Fe‐FETs, the requirement of high voltage for cell operation is one of the most urgent problems. Here, a low voltage operating MLC polymer Fe‐FET memory with a high dielectric constant (k) ferroelectric polymer insulator is presented. Effective enhancement of capacitance of the ferroelectric gate insulator layer is achieved by a simple binary solution‐blend of a ferroelectric poly(vinylidene fluoride‐co‐trifluoroethylene) (PVDF‐TrFE) (k ≈ 8) with a relaxer high‐k poly(vinylidene‐fluoride–trifluoroethylene–chlorotrifluoroethylene) (PVDF‐TrFE‐CTFE) (k ≈ 18). At optimized conditions, a ferroelectric insulator with a PVDF‐TrFE/PVDF‐TrFE‐CTFE (10/5) blend composition enables the discrete six‐level multi‐state operation of a MLC Fe‐FET at a gate voltage sweep of ±18 V with excellent data retention and endurance of each state of more than 10⁴ s and 120 cycles, respectively.     

用正交法优化BST/MTO铁电移相器材料性能

利用正交试验方法研究了Bi2O3、MnCO3、SnO2等添加剂对钛酸锶钡/钛酸镁(BST/MTO)复合铁电移相器材料介电常数r、介质损耗tg以及调谐性T等性能的影响,并对影响机理作了初步探讨。实验结果表明选择合适种类与数量的添加剂能有效提高铁电移相器材料的性能。通过正交试验获得综合性能优异的移相器材料性能:r=315,tg=0.002 8,T=14.27%。     

PZT铁电厚膜声纳换能器阵列的研制

对8×8元阵列锆钛酸铅(PZT)厚膜声纳换能器芯片进行了设计,对PZT铁电厚膜的微图形的刻蚀工艺及其反应机理进行了深入的研究。最后成功地刻蚀出8×8元声纳换能器图形,为进一步研制PZT厚膜声纳换能器打下了良好的基础。