广电SDH数字微波传输网络中时钟同步的设计

本文介绍了广电SDH数字微波电路中时钟同步系统的设计方法;结合河北广电SDH数字微波电路的时钟同步系统方案提出了在实际设计中应该注意的问题,尤其是为避免在时钟主从同步系统中出现时钟环路而应采取的措施。     

SDH数字微波传输设备浅论

随着SDH(同步数字系列)技术的逐渐成熟以及SDH设备在广电系统中的大量应用,SDH数字微波设备替代原来的PDH(准同步数字系列)数字微波设备已成为当前发展数字传输网的迫切需要。文章简明阐述SDH数字微波系统的组成,并以传输速率为STM-1,波道保护为1+1的微波传输设备为例,根据其信号收发流程介绍中频调制解调器、收发信机以及维护管理子系统的原理及特点。     

SDH数字微波传输网的时钟同步

本文主要介绍了广东省广播电视数字微波传输网的时钟同步系统,文章从SDH网同步的作用、同步方式和同步结构等几个方面进行了阐述,并结合日常维护工作,分析了时钟同步故障的产生及其处理方法。     

数字微波电路扩容改造工程的设计思路和实现

为了贯彻落实国家广电总局第62号令和《微波传输电路的实施细则》以及广播电视微波传输设备应采用SDH制式要求,同时为了适应广电无线传输事业不断发展的形势,山西广电局无线管理中心决定对微波干线网扩容改造.本文就山西广电微波传输网的现状及最新进展做了简要介绍;对山西广电数字微波传输电路扩容改造的设计思路和实施做了详细阐述.     

谈数字微波电路路由设计中几个应注意的问题

本文介绍了无线传输的SDH数字微波电路作为传输覆盖广播电视节目的重要性,并对广东省数字微波电路的概况进行了简要介绍,着重对数字微波电路的路由设计进行了分析。     

浅谈数字网络中的定时与同步

本文首先说明了在数字网络中为什么要同步，接着介绍了同步的类型，时钟交换的方式，并列举SDH环网同步的设计。     

数字光纤干线网网络维护技术浅谈——数字同步信号对网络的影响

1 前言 随着现代数字通信网在我国的迅速发展和新技术、新业务的大量采用,数字通信网中SDH传输设备、数字交换设备、数字交叉造成等通信设备都在时钟同步等方面提出了要求。设备是否能被同步及同步信号质量的如何,将直接影响通信业务的质量。 2 网络维护实例2.1 系统概述 湖南省广电光纤干线网一级干线采用华为SBS2500+和ALCATAL SM1664SDH光传输设备组建成东、南、西、北四环的网络结构,北环采用深圳华为     

浅谈SDH微波在广播电视传输网中的应用

阐述在广电传输网中引入SDH微波传输技术的必要性,介绍SDH微波通信系统的组成及其关键技术。结合本台具体的网络建设,给出SDH微波传输在广电传输网中的应用。     

广东广播电视SDH数字微波调制方式的选择

由于数字微波相对模拟微波在传输容量和带宽利用率上有着无可比拟的优点,随着广播电视业务传输量的大量增加,全国广播电视的微波电路陆续进入数字化时代.本文首先对SDH的特点和SDH微波的应用范围作了简要介绍,然后重点介绍如何选择适合广东省广播电视SDH数字微波电路建设的调制方式,最后提出采用XPIC技术的64QAM是适合广东广播电视SDH数字微波电路的调制方式.     

C-Node技术规范要点及在SDH数字微波传输网中的应用

主要介绍Spectralwave C-Node SDH设备,阐述了该产品的特点、工作原理、系统特性、性能指标等,并结合实际应用介绍其在SDH数字微波电路中的重要作用。     

自动发信功率控制（ATPC）在微波电路设计时的几项考虑

自动发信功率控制（ATPC）是SDH微波系统的一项重要技术，它是微波发信机的输出功率在ATPC的控制范围内自动地跟踪接收电平的变化而变化。当传播发生严重衰落时，启动ATPC，对电路传输性能和可用度有一定的改善作用。从ATPC的特点、优点、分类及其工作原理分析入手，并结合已建成的SDH微波电路运行情况，提出ATPC在微波电路设计时应考虑的事项。     

基于片上系统的时钟复位设计

从方法优化和电路设计入手,提出了基于片上系统(SOC)的复位方法和时钟复位电路.设计了片外按键复位电路、片内上电电路、晶振控制电路、片内RC低频时钟电路、槽脉冲产生电路、分频延时电路、时钟切换电路及异步复位同步释放电路等电路模块.以上电路模块构成了片上系统的时钟复位电路,形成了特定的电路时钟复位系统.该时钟复位系统将片外按键复位与片内上电复位结合起来,形成多重复位设计,相比单纯按键复位更智能,相比单纯上电复位则更可靠.另外,该时钟复位系统还采用了片内RC振荡时钟电路等一系列电路,借助片内RC时钟实现对芯片的延时复位,进而在保证复位期间寄存器得到正确初始化的同时,还使得芯片能够始终处在稳定的晶振时钟下正常工作.相比传统的时钟复位电路,该时钟复位系统既便捷,又保证了系统初始化和系统工作的可靠性.     

A compact 3R-receiver module for short-haul SDH STM-16 systems

This paper describes a complete 3R optical receiver module for synchronous digital hierarchy (SDH) STM-16 short-haul systems, housed in a 20-pin dual-in-line (DIL) ceramic package. The module includes an InGaAs p-i-n photodiode, a commercial GaAs transimpedance amplifier, and a custom-made silicon bipolar frequency- and phase-locked loop (FPLL)-based clock and data recovery (CDR) circuit. The fiber pigtail is actively aligned to the photodiode by using a proprietary technology that uses a silicon-based optical submount assembly (OSA). The use of a clock recovery circuit based on an FPLL allows avoiding an external low-frequency reference clock and achieving a root-mean square (rms) jitter of 0.075 UI. The module requires two supply voltages of 5 V and -4.5 V, for a total power dissipation of 930 mW, and has a total volume below 0.75 cm³ (24.7×9.9×3 mm³). Measurements have shown full compatibility with SDH standards     

光传送网中复用映射电路的设计

为了简化光传送网中光数据单元的时钟电路设计、降低成本,提出了一种基于均匀缺口时钟的同步电路。首先,采用异步FIFO实现缺口同步时钟的生成;然后,通过带有缺口的同步时钟设计了一种复用映射电路,处理不同类型的光数据单元,实现信号频偏吸收、时钟数据恢复和前向错误纠错。并通过电路仿真证明,该方案设计的电路可达到与传统方案相同的性能,且设计和实现采用虚拟时钟替代锁相环,使电路更加简单经济。     

1 Gbit/s high-speed bit-synchronisation LSI for B-ISDN

The CCITT recommended that the bit rates for synchronous digital hierarchy (SDH) should be multiples of 155.52 Mbit/s. In handling high-speed data (such as 622.08 Mbit/s) in B-ISDN switching systems, there are problems associated with waveform degradation caused by impedance mismatching and amplitude attenuation. A countermeasure is the regeneration of the distorted waveforms using the system clock in each board. A bit-synchronisation circuit allows distorted waveforms to be regenerated and simplifies the design of timing between boards. The author have developed a high-speed bit-synchronisation LSI with excellent jitter tolerance in the 600 Mbit/s region and which has a simple circuit structure. The LSI features a circuit structure based on an elastic store, Si-bipolar super self-aligned process technology (SST),/sup 1/ and careful timing design. It can handle three different bit-rates (622.08, 155.52, and 51.84 Mbit/s) and has a maximum bit rate of 1 Gbit/s.<>     

2.5Gb/s SDH/SONET通路终结芯片设计

设计了一种2.5Gb/s同步光纤网络SDH/SONET中通路终结处理器芯片.采用双向4路总线流水线结构,77.76MHz的系统时钟,可实时处理2.5Gb/s的SDH/SONET数据,终结处理后输出TUG-3/VTG信号.包括通道告警、信号失效检测、性能监测和通道跟踪等.支持STS-48/STM-16、4路STS-12/STM-4和4路STS-3/STM-1的处理.     

Clock frequency and latency in synchronous digital systems

The tradeoffs in the design of synchronous digital systems between clock frequency and latency in terms of the circuit characteristics of a pipelined data path are described. A design paradigm relating latency and clock frequency as a function of the level of pipelining is developed for studying the performance of a synchronous system. This perspective permits the development of design equations for constrained and unconstrained design problems which describe these performance parameters in terms of the delays of the logic, interconnect, registers, clock skew, and the number of logic states. These results provide an approach to the design of those synchronous digital systems in which latency and clock frequency are of primary importance. From the behavioral specifications for the proposed system, the designer can use these results to select the best logic architecture and the best available device technology to determine if the performance specifications can be satisfied, and, if so, what design options are available for optimization of other system attributes, such as area     

Pipelining of high performance synchronous digital systems

A new approach is described to the design of those synchronous digital systems in which the performance parameters latency and clock frequency are of primary importance. Specifically, the trade-off between clock frequency and latency is analysed in terms of the circuit characteristics of a pipelined data path. A design paradigm relating latency and clock frequency as a function of the level of pipelining is described for studying the performance of a synchronous system. This perspective permits the development of design equations for constrained and unconstrained design problems from which the optimal level of pipelining can be determined in terms of the delays of logic, interconnect, and registers, and the clock skew and number of logic stages.     

SDH传输系统中帧定位电路设计

为了更加有效与便捷地识别SDH（Synchronous digital hierarchy,同步数字体系）中帧的起始位置,保证帧同步的正确性,提出了一种SDH传输系统中帧定位电路的设计方法。通过反复调用模块与指示帧告警信号相结合的方法,防止帧定位产生伪同步与真失步现象。并采用Veri l og语言对设计进行了RTL级的描述、仿真和综合,最终以ASIC方式得到实现。该设计方法与传统设计方法相比,更加方便简洁地实现了较复杂的帧定位过程。实验证明该设计能够完成帧定位的过程。     

基于FPGA的积分型数字锁相环的设计与实现

位同步时钟信号的提取是通信系统中的关键部分,应用数字锁相环可以准确地从输入码流中提取出位同步信号.本文简要介绍了数字锁相环的基本原理,在详细介绍了积分型超前—滞后数字锁相环的工作原理的基础上,利用VHDL语言对该系统进行了设计,给出了数字锁相环路主要模块的设计方法及仿真结果,得到了该系统的顶层电路,其中重点分析了积分型数字鉴相器的原理,给出了设计过程；并根据系统的参数进行了性能分析,最后给出了整个系统的功能仿真结果.具有一定的工程实用价值.