基于模代数的三值维持阻塞触发器及其应用

本文给出了基于模代数理论的三值维持阻塞触发器,并将其应用到时序逻辑电路设计中。由于多值模代数中的两个基本运算和运算结果均为多值信号,所以它的应用避免了以往在采用基于Ｐｏｓｔ代数的三值触发器时,由于输入、输出信号不匹配而必须增加附加编码电路的问题。设计实例表明,该触发器具有更强的逻辑功能,它使得移位寄存器类的时序电路设计得以显著简化。     

关于三值维持阻塞JK触发器的研究

提出了一种具有在输出的三值维持阻塞ＪＫ触发器电路，描述了该触发器电路的设计，对由ＴＴＬ门电路组成的试验电路进行了计算机模拟和测试，结果表明，该触发器能实现预定的功能。     

低功耗三值双边沿触发器设计

提出了几种分别采用两个锁存器和单个锁存器的三值双边沿触发器设计方案，这些方案包括动态、半静态和静态结构。双锁存器三值双边沿触发器是通过将两个透明的三值闩锁并列构成的。单个锁存器的三值双边沿触发器设计是通过时钟信号的上升沿及下降沿后分别产生的窄脉冲使锁存器瞬时导通完成取样求值。三值双边沿触发器具有对时钟信号的两个跳变均敏感的特点，因此可以抑制时钟信号的冗余跳变。较之三值单边沿触发器，在保持相同数据吞吐量的条件下，采用三值双边沿触发器可使时钟信号的频率减半，从而降低系统功耗。最后给出了采用0．25μm CMOS工艺参数的HSPICE模拟结果及其功耗比较。     

基于门控时钟技术的低功耗三值D型触发器设计

本文在三值D型触发器的基础上提出了一种低功耗三值门控时钟D型触发器的设计.该设计通过抑制触发器的冗余触发来降低功耗,PSPICE模拟验证了该触发器具有正确的逻辑功能.与三值D触发器相比,该触发器在输入信号开关活动性较低的情况下具有更低的功耗.同时该电路结构可以推广到基值更高的低功耗多值触发器的设计中.     

一种单锁存器CMOS三值D型边沿触发器设计

提出了一种只使用单个锁存器的CMOS三值D型边沿触发器设计.该电路是通过时钟信号的上升沿后产生的窄脉冲使锁存器瞬时导通完成取样求值.所提出的电路较之以往设计具有更为简单的结构,三值双轨输出时仅需24个MOS管.计算机模拟结果验证了所提出的触发器具有正确的逻辑功能、良好的瞬态特性和更低的功耗.此外,该设计结构极易推广至基值更高的多值边沿触发器的设计.     

适用于三值线性反馈移位寄存器的CMOS触发器

为了省免多值线性反馈移位寄存器中存在的常量乘运算电路，本文以三值逻辑为例，提出了具有Q-2Q双轨输出的三值CMOS触发器的设计，它可与传统的三值模和电路配合，即可实现三值线性反馈移位寄存器。这不仅简化了电路结构，并可提高电路的工作速度，PSPICE模拟证实了Q-2Q触发器设计具有正确的逻辑功能，此设计思想可推广至基数更高的多值线性反馈移位寄存器电路的设计。     

多值时钟与并列式多拍多值触发器

通过对现有多值主从触发器－串列式二拍多值主从触发器的分析，本文指出了这些触发器并不符合使用信号增加信息携带量的要求，从而提出了采用多值时钟的并列式多拍多值触发器，并设计了四值Ｄ触发器，这种发器具有存贮能力强，逻辑结构丰富的特点。     

三值低功耗多米诺JKL触发器设计及应用

通过对三值触发器和绝热多米诺电路的研究,提出一种新颖低功耗多米诺JKL触发器开关级设计方案。该方案首先利用开关—信号理论,根据三值JKL触发器真值表,推导出三值绝热多米诺JKL触发器开关级结构式;然后利用三值JKL触发器实现三值正循环门电路和三值反循环门电路的设计;最后,经Spice软件模拟证明所设计的三值绝热多米诺JKL触发器逻辑功能正确,与常规三值多米诺JKL触发器相比,能耗节省约69%。     

时钟信号竞争型三值CMOS边沿触发器

本文利用时钟信号的竞争冒险现象,提出了CMOS时钟信号竞争型三值D型边沿触发器的逻辑设计.通过PSPICE程序模拟,证实了该设计具有正确的逻辑功能,而且与传统的三值D型维持阻塞触发器相比,它具有更简单的结构和更低的功耗.     

RESEARCH INTO TERNARY EDGE-TRIGGERED JKL FLIP-FLOP

The design of ternary edge-triggered JKL-type flip-flop is proposed.The computersimulation and the test in experimental circuit made up with TTL gate show this flip-flop has theexpected logic functions.     

三值TTL施密特电路的研究

本文通过对施密特电路的跳阈分析,指出在二值TTL施密特电路中实现该一功能的核心部件为阈值可控的差动电流开关。根据三值TTL电路有两个信号检测阈值的特点,本文设计了有二次跳阈反应的三值TTL施密特电路。PSPICE模拟证明了设计的电路具有理想的施密特电路功能。     

三值闩锁和锁存器的结构研究

本文从存贮功能的数学表述出发,分别就模代数和格代数等两种情况系统地研究了三值闩锁的各种结构。此外,根据对闩锁输入待存贮信号的能力要求,本文归纳了用与门,或门和二选一数据选择器中断反馈环路的设计技术,并在此基础上设计了三值锁存器。     

CMOS可预置双边沿触发器的设计及其应用

本文从消除时钟信号冗余跳变而致的无效功耗的要求出发,提出一种基于CMOS传输门的双边沿触发器设计,并设置了它的直接预置控制端以使达到实用的要求。该触发器已用PSPICE程序模拟验证了具有完整的功能。使用该触发器设计时序系统的实例被演示。对模拟所得数据的计算结果表明,与采用相同功能的单边沿触发器的系统比较,由于工作频率减半可使采用双边沿触发器的系统功耗明显降低。     

2—3混值电路中的3B—2T编码技术＊

本文通过对2-3混值电路中信号编码效率与冗余度的讨论,分析了传统的1T-2B编码的缺点,提出了3B-2T编码方案,设计了用于3B-2T编码的CMOS接口电路。讨论表明,利用该编码的电路具有效率高,设计容易,并能在不增加电路内部连线的前提下减少三分之一的外部信号线等优点。     

三值T门组合网络化简的一种方法——真值表分割法

本文给出三值T门组合网络化简的一种方法——真值表分割法。该方法可以使三值T门组合网络化简到最小化或者接近最小化,而且操作时间较短,易于编程,上机操作。     

LOGICAL SYNTHESIS OF MOLTIVALUED SYMMETRIC FUNCTION BASED ON BINARY FULL ADDERS

This paper discusses the definition and properties of multivalued symmetric functions, points out that a multivalued symmetric function can be decomposed according to the value of the function j. The subfunction Lj corresponding to j must be a symmetric function, and it may be expressed as the sum of products form of degenerated multivalued fundamental symmetric functions. Based on this consideration, the circuit realization for the multivalued symmetric functions based on full adders is proposed.     

多值对称函数基于二值全加器的电路实现

本文讨论了多值对称函数的定义和性质,指出了多值对称函数可以按函数值j分解,而与j相应的子函数Lj必为对称函数。且可表示成蜕化多值基本对称函数乘积项之和的形式。在此基础上提出了多值对称函数基于二值全加器的逻辑综合。     

A digital library for a flexible low-voltage organic thin-film transistor technology

This paper presents the design, fabrication and characterization of digital logic gates, flip-flops and shift registers based on low-voltage organic thin-film transistors (TFTs) on flexible plastic substrates. The organic transistors are based on the p-channel organic semiconductor dinaphtho[2,3-b:2′,3′-f]thieno[3,2-b]thiophene (DNTT) and have channel lengths as short as 5 μm and gate-to-contact overlaps of 20 μm. The organic TFT is modeled which allows us to simulate different logic gate architectures prior to the fabrication process. In this study, the zero-VGS, biased-load and pseudo-CMOS logic families are investigated, where their static and dynamic operations are modeled and measured. The inverter and NAND gates use channel length of 5 μm and operate with a supply voltage of 3 V. Static and dynamic master-slave flip-flops based on biased-load and pseudo-CMOS logic are designed, fabricated and characterized. A new design for biased-load dynamic flip-flops is proposed, where transmission gate switches are implemented using only p-channel transistors. 1-stage shift registers based on the new design and fabricated using TFTs with a channel length of 20 μm operate with a maximum frequency of about 3 kHz.