北斗多模卫星导航在电力系统中同步授时研究

通过对在电力系统中应用北斗卫星导航系统进行定位、授时等的迫切性和可行性进行分析;提出了采用大规模集成电路和模块化设计,以高速芯片进行控制的北斗多模授时设备。射频通道全部采用芯片搭建,通过选型,选用了MAXIM公司的MAX2769ETI+芯片作为射频芯片。数字基带处理主要在大容量的FPGA平台上完成。定位解算处理功能在DSP平台上完成。守时电路在单片机和FPGA上实现对晶振的驯服从而输出同步时间信息。最后,通过实验室测试得出该设备能够达到较高的授时精度。     

基于PCI-E总线的北斗导航授时卡Linux驱动设计

为提高Linux系统时间的精确度,设计了PCI-Express接口的北斗授时卡以及驱动程序;授时卡通过北斗卫星导航信息接收模块接收时间定位信息并输出至FPGA(Field－Programmable Gate Array,现场可编程门阵列),FPGA利用状态机检测出时间位置信息,并存入IP核创建的虚拟双口RAM中;当PCI-E驱动芯片接收到读取当前时间命令时,将虚拟双口RAM中时间数据传输至PCI-E总线供上位机读取;实验编写了Linux系统设备驱动程序,包括驱动的编译、加载,利用图形界面开发工具GTK+编写授时测试软件;打开授时测试软件,通过指令使能授时卡PCI-E驱动芯片硬件中断,检测到FPGA输出的中断信号,测试软件进去中断服务程序读取PCI-E总线上的时间信息,并在目标栏中显示;试验结果证明:在Ubuntu Kylin系统平台下授时测试软件运行稳定、界面简洁,且授时精度达到100纳秒。     

基于北斗的高精度时空服务设备的研制

为提供基于北斗的高精度授时/定位服务,设计了一种小型化、多通路的时空服务设备。该设备采用高性能多核DSP和FPGA作为主处理器,实时采集和处理北斗卫星数据,从而为终端提供精准的北斗时间/位置,以及北斗短报文通信功能。同时,利用设备内部高性能恒温晶振产生与北斗时间高度同步的时间基准,为卫星失锁时提供可靠的守时数据。此外,为满足不同设备使用需求,主处理器进行了多种类型接口的扩展。经多台设备试验证明,该设备提供的授时、守时以及位置等各项信息精度指标均满足设计要求。     

基于北斗系统的建筑设备物联网定位模块研制

为实现对于建筑物联网设备地理及时间信息的获取,完善建筑设备物联网技术,为地质灾害提供受灾程度及受灾区域信息,提出北斗卫星导航技术在建筑设备物联网中的应用方案。在山东建筑大学物联网实验室设计的建筑设备物联网系统平台的基础上,研制基于北斗系统的建筑设备物联网定位模块,实现对建筑物联网设备的定位及授时功能。其硬件设计主要采用STM32F100C8 ARM7主控芯片、CC1100射频收发芯片及UM220北斗卫星导航模块。通过软硬件开发,实现了建筑设备物联网技术与北斗卫星导航技术的有效融合,将在地质灾害救援中发挥重要作用。     

基 ＡＤ９３６１的北斗接收机终端性能评估方法研究

为满足北斗定位导航系统中接收机基带信号处理算法研究的需要,设计了一种运行于软件无线电平台、输出数据全面多样的北斗接收机平台,并对其进行了详细的指标评估和定位验证。该接收机运行于由ARM、FPGA和AD9361组成的软件无线电平台上,利用AD9361射频前端得到北斗B1信号的中频采样数据,通过FPGA和ARM实现北斗卫星的快速捕获、跟踪及位置解算等信号处理流程。利用已知参数的模拟导航信号对接收机进行了性能指标评估,并进行了实际场景的定位实验。实验测试表明,该接收机捕获、跟踪等过程性能表现良好,导航定位精度及动态定位精度较高,可输出标准原始观测量数据,满足一般的北斗接收机基带信号处理及定位算法研究的需要。     

基于北斗/GPS的网络授时系统设计

针对电脑主机多采用BIOS内时钟而导致系统时间不精确的问题,提出一种基于北斗/GPS芯片的网络授时系统设计;该系统采用可编程逻辑器件(FPGA)作为主控芯片,接收北斗/GPS双模芯片提供的UTC时间码流,解码并通过网口发送到PC机上作为精准时间;同时多个设备间相互连接,实现多设备之间的数据传输,增强系统的稳定性和可靠性,传输速率可达100 Mbps;实验证明:北斗/GPS接收信号稳定,传输的时间信息准确,北斗/GPS所解时间信息误差不超过80 ns,设备与PC机100 Mbps传输速率误差在1~2 ms,系统稳定、可靠。     

嵌入式多模授时定位设备的设计与实现

研究并设计了一种授时定位设备,该设备不仅具备北斗、GPS卫星导航系统移动终端的各种功能特性,而且结合了B码、外校时等辅助授时功能,除此之外,还实现了高精度自守时功能.在硬件设计上,采用嵌入式ARM体系结构进行了经济型设计,同时充分考虑了可靠性和维修性设计;在软件设计上,采用嵌入式Linux操作系统,在完成功能性设计的同时,实现了多模授时方式的灵活切换,并提供了设备两种级别的故障诊断测试,极大地提高了设备的可靠性和维修性.     

基于ARM+FPGA北斗接收机设计

作为新一代卫星导航系统,北斗卫星导航系统是我国自主研制的全球卫星定位与通信系统.随着北斗系统的逐步改进和完善以及我国经济、军事、民用等各方面需求的不断加强,北斗系统将具有更多和更广泛的应用领域.本文在了解卫星导航原理的基础上,介绍了一种基于ARM+FPGA架构的导航接收机系统,分别介绍了接收机的硬件系统架构和软件系统架构:接收机的射频前端采用SE4120芯片,基带处理部分采用ARM9内核的AT91 SAM9G20芯片和CycloneⅢ系列的EP3C120F484芯片.同时阐述来接收机的软件设计,包括捕获引擎、跟踪引擎、解凋电文,定位解算等.     

北斗/GPS双模卫星授时/无源定位一体化处理模块的设计与实现

本文首先介绍"北斗一号"卫星定位系统工作原理,着重阐述了无源定位及授时的实现,并提出了对BD1+GPS无源联合授时方案,然后在上述理论基础上设计实现了北斗/GPS双模卫星授时/无源定位一体化处理模块,并对其基本特性和性能指标进行了描述。     

卫星信号捕获跟踪仿真与卫星授时的实现

卫星授时,就是指通过卫星发射或转发高精度标准时间信号的时间同步技术。文中首先分析了卫星定位和授时的原理。因为授时需要对卫星信号捕获跟踪,但由于实际的卫星不受我们控制,所以用Matlab程序通过合适的算法和参数产生仿真卫星信号,并对仿真卫星信号进行捕获跟踪处理。最后,实验中采用TD3020T模块等软硬件搭建基于北斗二代卫星的授时系统,授时系统捕获跟踪到了实际卫星报文信息,并用编写好的Matlab程序对报文信息分析处理得到纳秒级精度的标准时间信号,实现了基于北斗二代卫星的纳秒级精度授时系统。     

基于FPGA和EMIFA的SPI控制器系统设计

为了在现有C6000系列DSP芯片上扩展多路SPI外围设备,提出了一种基于FPGA和EMIF接口的多路SPI控制器系统方案。该方案采用C6000系列DSP上的EMIF接口与FPGA进行数据交互,扩展出多路SPI控制器。在FPGA上实现了接口模块、寄存器读写模块以及多路通用SPI模块。在ModelSim环境下对所设计的SPI控制器进行了仿真实验,仿真结果表明SPI控制器可以进行全双工通信。随之,在DSP-FPGA集成计算机上进行了实物测试,扩展的SPI控制器外接具有SPI接口的CAN控制器芯片MCP2515,通过扩展的SPI控制器控制MCP2515的数据收发,测试结果显示DSP可以通过MCP2515与其它CAN设备进行通信,扩展的SPI控制器工作正常。     

用于冷原子干涉仪激光时序控制的DDS跳频系统设计与实现

为了满足冷原子干涉实验对时序控制的需求,设计并实现了一个基于LABVIEW软件的激光时序控制DDS系统,其工作过程为通过设计的LABVIEW上位机软件输入需要产生的频率和频率间隔时间,ARM芯片根据LABVIEW软件发送来的控制信息实现对射频信号芯片的控制,CPLD芯片用来控制射频信号之间的时间间隔,最后DDS芯片产生与控制信息相对应的射频信号。与目前同类装置相比,系统实现了跳频时间和频率更加精确和工作稳定性更好。经过系统的调试分析以及性能测试,DDS跳频系统能够满足原子干涉仪激光时序控制需求。通过测试DDS装置,DDS装置能够输出准确输出射频频率值,并且射频频率时间间隔能精确到微秒。DDS装置可以有效控制冷原子干涉仪的激光时序,在探询时间为120毫秒且重复率为2.2赫兹的情况下,冷原子重力仪的重力测量灵敏度达到 。     

基于嵌入式技术的便携式红外相机的设计

为了提高实验型红外相机的灵活性和独立性,基于嵌入式技术设计了便携式红外相机,其拥有自己的微处理器、存储设备、显示设备和输入设备,可以脱离电脑的辅助独立运行。采用FPGA产生红外探测器和A/D转换器的时序。移植了Linux操作系统的ARM9微处理器,从现场可编程门阵列接收图像数据,在液晶显示器上显示图像,将图像数据存储到SD卡中。触摸屏作为输入设备用于接收用户的控制命令。     

基于FPGA的多模式DFATS无线采集节点的硬件平台研究

针对数字化柔性装配体系(DFATS)数据采集具体应用,采用FPGA器件Cyclone芯片控制A/D转换芯片AD7892-1执行采样控制,在QuartusⅡ平台下执行软件编程实现正确的A/D转换的工作时序控制流程,并将采样数据编码,通过射频链路向外传输;从实验室小规模节点组群效果看,采集节点可以满足高采样率和数据640kbit码率通讯的要求。     

Architecture and operating system support for two-dimensional runtime partial reconfiguration

Reconfigurable machines based on field programmable gate array (FPGA) chips adapt to applications’ needs through hardware reconfiguration. Partial reconfiguration allows the configuration of a portion of a chip while the rest of the chip is busy working on tasks. This paper considers a two-dimensional partially reconfigurable FPGA chip that allows the dynamic swap in and out of circuit modules. Such a chip supports the concurrent execution of multiple applications or an application that is otherwise too large to fit. A challenging issue for 2-D runtime partial reconfiguration is how to support the efficient connection, or routing, between circuit modules or between modules and I/O pins, when those modules may be placed on any area of a chip. Because commercial chips are not efficient in 2-D runtime routing, a new FPGA architecture is proposed based on an array of clusters of configurable logic blocks and a mesh of segmented buses. To evaluate the runtime performance of the architecture, an operating system is specified and implemented which takes care of the scheduling, placement, and routing of circuits on the architecture. Simulation is used to evaluate the efficiency of the OS kernel and to determine the optimal cluster size of the architecture.     

基于1394b光纤总线的视频发送系统设计

为实现视频信息通过1394b光纤总线在军用车辆内部的共享,基于1394b等时传输机制,采用FPGA为核心处理器,结合视频解码芯片、视频压缩芯片和TI公司的协议芯片,设计了基于1394b的视频发送系统。主要完成了系统的硬件电路和应用软件的设计。     

基于FPGA的数据采集及传输系统的设计

在目前使用的芯片中,各种嵌入式芯片大部分都是功耗较高或是输出较慢。为此,本文采用Altera公司的FPGA芯片EP1C6Q240C8作为主要控制芯片,采用Verilog HDL编程,以AD976A芯片进行模数转换,然后在FPGA芯片中进行存储处理,并进行高速输出。通过这种设计方法,可以在数据采集及传输上实现低功耗和高速度,并且开发周期短,费用低。     

基于FPGA的微流控芯片电泳控制系统设计

设计一套基于FPGA的微流控芯片的电泳控制系统。该系统采用具有大量控制端口的FPGA作为系统的控制芯片,同时为了节约控制端口,选取串行控制的A／D与D／A芯片;采用USB2.0高速传输接口与上位机通信,满足了实施控制与数据上传的要求;采用VerilogHDL语言对芯片编程后,可同时对30个PCR芯片实施控制,另外还编写了基于Windows XP的驱动程序与控制软件。     

基于FPGA与ARM的多路时序控制系统设计与实现

介绍了基于FPGA与ARM7的多通道、多时间范围的同步时序控制系统,采用FPGA实现20路高精度的信号延时输出控制,通过ARM7的数据总线接口实现了ARM与FPGA的数据交互;重点介绍了系统的硬件电路设计、ARM与FPGA总线的设计和FPGA内部程序模块的设计;各通道的输出信号类型与延时时间等参数均可以通过人机接口现场配置,也可以通过上位机软件来配置;该设计可以保证各通道信号通过外触发信号为基准来进行延时输出,系统的延时时间精度小于2μs;ARM7处理器芯片采用PHILIPS公司的LPC2214,FPGA采用Altera公司Cyclone系列的EP1C12Q240;采用硬件描述语言Verilog HDL来设计延时模块,延时精度达到1μs;该系统在靶场测试中验证了其正确性和有效性。