基于动态权重仲裁的NoC路由节点的设计

针对多核系统中各计算核之间存在不均衡通讯的情况,设计和实现了一种基于动态权重仲裁的片上网络路由节点,取代目前NoC路由节点广泛使用的固定优先级仲裁器和RR仲裁器。路由节点可检测各个方向的拥塞情况来判断各个方向的优先程度,并以轮转权重的办法来动态调整各个方向的权重。实验结果表明,基于动态权重仲裁的路由节点能有效改善在多核间不均衡通讯的情况下片上网络的性能。     

基于IEEE 1500的NoC资源节点Wrapper设计

为确保不同资源节点在NoC系统中可靠地工作,亟需构建有高效、统一的资源节点测试方案。通过分析资源节点的测试特征和方法,选择IEEE 1500 Wrapper的可测性设计方案,在目前设计方法不足的基础上,提出针对不同端口工作时序复杂程度不同的特征设计不同的WBR单元以提高测试效率。实验以LIFO资源节点为例验证了Wrapper测试的有效性,结果表明改进设计方法可减少的WRCK时钟数等于LIFO资源节点矢量数的10倍,因此应用改进的设计方法可有效缩减测试时间。     

NoC千兆以太网资源节点设计

为解决NoC和PC机之间通信速率低的问题,本文为NoC设计一个千兆级的网络通信资源节点,该资源节点主要包括UDP数据组包、UDP数据解包、三速以太网控制器和资源网络接口等模块。以典型的2D Mesh结构NoC系统作为测试对象,实验结果表明,本文设计的资源节点能够实现最高1.02Gbps、平均995.4Mbps的数据传输速率,在基于NoC的高速数据传输领域具有一定的实用价值。     

基于FPGA的NoC验证平台的构建

针对基于软件仿真片上网络NoC(Network on Chip)效率低的问题,提出基于FPGA的NoC验证平台构建方案.该平台集成可重用的流量产生器TG(Traffic Generation),流量接收器TR(Traffic Receiver)以及NoC软件,用于对NoC原型系统进行功能验证和性能评估.实际设计一个多核NoC,并用该平台对其进行FPGA验证,结果表明该平台的验证速度比软件仿真提高16 000倍以上,并能对多种不同结构、路由算法、流控策略的NoC进行功能验证和性能评估.     

基于FPGA的NoC验证平台的构建

针对基于软件仿真片上网络NoC（Network on Chip）效率低的问题,提出基于FPGA的NoC验证平台构建方案。该平台集成可重用的流量产生器TG（Traffic Generation）,流量接收器TR（Traffic Receiver）以及NoC软件,用于对NoC原型系统进行功能验证和性能评估。实际设计一个多核NoC,并用该平台对其进行FPGA验证,结果表明该平台的验证速度比软件仿真提高16000倍以上,并能对多种不同结构、路由算法、流控策略的NoC进行功能验证和性能评估。     

一种快速低开销的移动节点分布式寻路RPL路由协议

针对低功耗有损网络(Low Power and Lossy Network, LLN)中移动节点作为中继节点时,存在无线链路易断开、数据传输成功率较低和控制开销较高的问题,提出了一种快速低开销的移动节点分布式寻路RPL路由协议(Mobile Node Distributed Pathfinding RPL Routing Protocol, MNA-RPL)。首先,提出一种邻居表自适应更新机制,依据邻居表快速切换父节点;其次,提出一种父子节点双断开机制,能够有效减少数据包丢失;最后,提出一种基于速度动态管理的Trickle计时器,根据自身速度动态调整DIO广播周期。理论分析和仿真结果表明,与主流路由协议相比,该协议在数据传输和控制开销等方面的性能均有一定的提升。     

基于FPGA的DDS多路信号源设计研究

由于具有转换时间快、频率精度高、频带宽等优点,DDS已经在宇航、雷达、通信、电子战等系统得到广泛应用。然而,随着高科技领域新的发展,DDS的各项性能指标已不能完全满足实际的需要,特别是DDS输出频谱杂散较大是其固有的缺陷。如何提高DDS的整体性能指标,进一步减少占用的寄存器资源,减小系统的复杂程度,对其杂散进行正确分析并有效抑制等成为DDS发展的重要课题。基于此,本文对基于FPGA的DDS多路信号源设计进行了研究,希望能提供一些有益的思考。     

基于Click的Mesh路由平台设计与实现

作为一种新型的接入网技术,无线Mesh网络具有组网灵活、适应性强等特点,近年来得到了飞速的发展和关注。然而,对于研究和开发人员来讲,缺乏实际或与实际接近的验证和测试平台,难以确保实验的结论和效果的真实可靠性。在简要介绍无线Mesh网络特点,研究相关软件路由技术的基础上,利用Linux的开源特性,以DSR路由协议为例,提出了一种基于Click软件路由技术在Linux主机上实现无线Mesh网络节点的方法,并详细描述了节点的设计与实现方案。基于所开发的平台,不仅可以灵活地嵌入各种不同的功能模块,而且可以方便地搭建各种Mesh网络实验与测试平台。     

基于兴趣差异和中心性的AODV路由算法的改进

针对Ad Hoc网络中的消息传输问题,结合反应式路由算法AODV 和社会性路由算法Sim-Bet 基本思想,提出一种改进的路由算法---IC-AODV (基于兴趣因子和中心性的AODV 路由算法)。在选择转发节点时,综合跳数等物理因素和节点兴趣差异、中心性这两种社会性因素。随后用NS2对协议进行仿真,结果表明IC-AODV路由协议相比I-AODV (基于兴趣差异的AODV路由协议)等,在较低带宽开销的同时,获得更高可靠性与传输比。     

基于电路交换的NoC路由器设计与实现

片上网络（Network-on-Chip, NoC）以网络互连结构代替传统总线结构,很好地解决了片上高性能计算资源之间的通信瓶颈问题。路由器是实现NoC的重要基础部件,本文在分析国内外相关技术的基础上,面向无线通信等要求有保障服务的应用,设计并实现了一个基于电路交换的路由器。该路由器适合Mesh结构,提供5个输入输出端口,支持容量达48Gbit／s的交换,可以提供100％的无阻塞交换能力,并可配置为多播和广播方式。采用Verilog语言完成了所有设计工作,不仅进行了充分的仿真和验证,还使用Altera的FPGA实现了该设计,能够满足片内通信的需要。     

“包-电路交换”片上路由器设计与实现

在片上网络(NoC)设计中,片上路由器的优劣将直接影响整个NoC系统的性能.文中综合考虑了包交换方式和电路交换方式的优缺点,采用"包-电路交换"方式,设计并实现了一种低硬件资源消耗、高性能的"包-电路交换"片上路由器.     

基于BIST的NoC系统通信链路测试研究

采用内建自测试技术,完成了对NoC系统通信链路的测试。测试内容包括路由节点与其之间链路的测试,以及其与资源节点之间链路的测试。文中用硬件描述语言Verilog HDL完成各个测试模块的设计,用Quartus II软件自带的逻辑分析仪在基于FPGA的NoC系统硬件平台上完成测试。该测试方法不仅提高了故障覆盖率,还大幅降低了测试时间。     

基于分组网络结构NoC的BIST串扰测试方法

针对大规模NoC芯片设计中BIST测试时间长和消耗面积大的问题,提出一种测试NoC内switch间互连线串扰的BIST方法。对于互连线工作在1 GHz以下的大规模NoC,电容耦合是影响串扰的主要因素。通过并行测试结构,同时对几条受害线进行测试,有效减小了测试时间和电路面积。从理论角度对所提方法的测试时间和功率损耗进行了分析,以3×3 mesh结构的NoC为例,验证了所提方案和理论分析的正确性。     

NoC架构片上多处理器系统性能探索

采用SystemC建模和仿真环境建立了一教NoC系统级仿真平台,设计了3个实验分别用于建模3种典型应用(低计算/通信比、高计算/通信比和非独立任务),以定量模拟的方法对NoC架构MPSOC性能进行了详细的调研,并将其结果与总线架构MPSoC进行了对比分析.实验结果显示:NoC系统加速比与处理器数目呈线性关系,不受规模的影响,而总线系统则明显受到处理器数目的限制;共享存储资源成为NoC系统性能提升的限制,但可以通过采用分布式存储策略得到解决,而总线系统却无法克服其共享总线通信瓶颈.因此,在系统规模较大(N>12)时推荐采用NoC体系结构.     

基于FPGA的异步收发器模块设计

本文介绍了基于FPGA的异步收发器模块的一种设计方案,在该方案中通过设计完备的状态机来实现异步数据的发送和接收.该设计方案已应用在VXI总线误码仪模块的设计中,各项技术指标满足VXI总线误码仪模块指标要求.     

基于网络处理器的安全路由器设计和实现

路由器如何在保证转发性能的前提下提供网络安全保证已经成为当前的研究热点.介绍了基于IXP1200网络处理器的安全路由器的设计和实现方案.该系统在网络处理器处理分组快速灵活的特点上集成了防火墙、带宽处理和策略处理等功能,在保证系统高度安全性的同时,还保证了转发性能.     

基于FPGA的格雷互补码的实现

根据格雷互补码的产生原理，利用FPGA为硬件基础，设计产生了码元长度可变、码元宽度可调的高速率格雷互补码，可应用于光时域发射计及光纤拉曼温度传感器中提高其性能。波形仿真结果证明了本设计的正确性。