自主设计精简指令集的流水线CPU

介绍了基于FPGA平台,设计16位精简指令集流水线CPU.该CPU参考MIPS架构设计精简指令集,通过分析指令处理过程实现五级流水线结构,结合"预测技术"和数据前推方法解决流水线相关问题.为了支持CPU软件架构,设计指令集的汇编编译器.在Modelsim平台运行测试程序,给出仿真综合结果.通过试验结果对比表明,所设计的CPU处理过程所需时钟周期大大减少.     

PIC单片机“位”取反的程序

<正> PIC单片机的大多数寄存器(包括RAM数据存储器)的每个存储单元功能都十分强大,都能实现移位、置位、清位、位测试等系列复杂操作。然而,协调它们运行的精简指令集中却没有对寄存器的某“位”进行“取反”操作的现成指令,而在实际应用中经常需要对某些“位”进     

基于MIPS IV指令集的RISC微处理器-RM7000A及其应用的实现

本文概要地介绍了基于MIPS指令集的RM7000A微处理器大容量片内缓存、超标量流水线、指令双发射、大量寄存器组等主要特性,并对其两种应用方案进行了探讨.     

高性能PLC专用指令集处理器设计与仿真

该高性能PLC专用指令集处理器采用自主设计的PLC专用指令集,符合PLC指令特征,可减少该PLC专用指令集处理器执行的指令数,并采用32位RISC体系结构加快PLC程序的执行速度.该高性能PLC专用指令集处理器采用哈佛总线结构,寄存器组采用位编址模式,位处理器可加速PLC布尔运算,功能块单元可提高功能块指令执行的精度,并采用四级流水线提高PLC指令的执行速度.现已完成了该高性能PLC专用指令集处理器的系统功能仿真,经测试仿真结果正确.     

面向资源受限安全芯片的开放式运行环境设计

安全芯片开放式架构实现了用户程序和操作系统的分离,降低了应用程序与安全芯片操作系统的耦合性,但同时存在国外垄断、执行效率低、内存易泄露等弊端.对于搭载了开放式运行环境的安全芯片,面向资源受限所设计的精简扩展指令集支持与行业应用高度结合,具有基于寄存器的高效指令集解释执行能力,并具有更好的指令集安全性,可支持多应用融合,...     

基于精简指令集的软件保护虚拟机技术研究与实现

针对软件知识产权与版权保护需求,对多样性技术和基于虚拟机的软件保护技术进行分析和研究,设计了一种基于寄存器的精简指令集软件保护虚拟机SPVM,并实现了一个具有高强度和扩展性的防逆向工程和篡改、防止核心算法破解和防盗版的软件保护虚拟机系统VMDefender.通过采用多样性和虚拟机等技术,最终实现了防止软件盗版和对软件机密信息以及软件核心技术的保护.     

一种电机FOC算法DSP系统设计及实现

本文设计了一种适用于电机矢量控制算法的数字信号处理系统的微架构定义,包括其指令集定义、存储器模型以及与主CPU的交互模式.该设计具有通过固定部分多操作数有效缩减指令编码长度提高代码密度以及后台执行多周期指令提高ALU并行效率的显著优点.文中给出了典型的FOC控制算法在DSP （Digital Signal Processor）指令集上实现的指令周期数,也给出了对应架构的电路实现情况,最终以ARM CORTEX-M0及几款主流DSP作为比较基线,通过实测实验数据证明了体系结构的高能效比,以较为有限的电路面积代价,极大提高了集成DSP的嵌入式系统的运行效率.     

AVR单片机入门及C语言高效设计实践(一)

<正> AVR 单片机的主要特性AVR 单片机是 ATMEL 公司研发的增强型内置 Flash 的 RISC 精简指令集高速8位单片机,设计时吸取了8051及 PIC 单片机的优点,具备单时钟周期执行一条指令的能力,运行速度高达1Mips/MHz。AVR 单片机可以广泛应用于计算机外部设备、工业实时控制、仪器仪表、通讯设备、家用电器等各个领域。AVR 单片机硬件结构采取8位机与16位机的折中策略,即采用局部寄存器存堆(32个寄存器文件)和单体高速输入/输出的方案(即输入捕获寄存器、输出比较匹配寄存器及相应控制逻辑),提高了指令执行速度,克服了瓶颈现象,增强了功     

AT90系列单片机的性能及使用

AT90系列8位单片机(即AVR系列)是美国ATMEL公司继AT89系列单片机后推出的RISC(精简指令集)单片机,它性能优越,价格较低,使用方便,而且引脚与AT89系列同级别的兼容。AT90系列有120条双字节指令,绝大多数指令的运行时间为单一时钟周期。它工作频率为0～16MHz,处理能力为1MIPS/MHz。它在片内集成了8～16位定时器、看门狗、上电复位电路、FLASH程序存储器、RAM和EEPROM数据存储器、32个工作寄存器(均可做累加器),均有ISP功能(在线下载),有些还有异步串行通讯口、SPI串行口、PWM输出、A/D转换器等。它的工作电压为2.7～6V,功耗很低,并有     

流水线技术在基于FPGA的DSP运算中的应用研究

流水线技术是FPGA设计速度优化的有效方法之一。通过不同流水线级数和不同位宽的加法器和乘法器综合数据的对比,说明在用FPGA实现数字信号处理硬件化运算中流水线技术的有效性和选择方法。对流水线应用中设计方法的选择、流水线首次延时和寄存器触发时间、嵌入式存储器块的使用、控制流水线和数据流水线的划分等需要注意的关键问题进行了简要分析。     

32位CISC微处理器流水线的设计

介绍一款全正向自主设计的32位CISC结构微处理器龙腾C2中的流水线设计．该处理器与Intel486DX4指令集兼容。针对CISC结构微处理器流水线设计的难点,采用了微指令流水执行等技术．设计了龙腾C2的7级流水线结构。分析了影响流水线正常执行的各种因素,设计了流水线相关处理机制和精确中断实现机制．实现了一个具有较高性能的CISC微处理器的流水线。仿真和综合的结果表明。该流水线的设计满足龙腾C2微处理器的功能和性能要求。     

复杂指令有效性的评价

本文通过分析Ｍｏｔｏｒｏｌａ ６８０００的一组指令研究了复杂指令的有效性，并给出了评价复杂指令的有效性的一般准则。虽然复杂指令有许多明显的缺点，但经过周密考虑所选择的少量复杂指令有助于提高ＣＩＳＣ和ＲＩＳＣ微处理器的性能。     

Platforms: the new contenders-not your father's CPU

The capabilities of today's microprocessors are examined. Both RISC (reduced-instruction-set computer) and CISC (complex-instruction-set computer) designs are covered. Superscalar operation, on-chip caches, and branch instructions are discussed. The possibility of multiprocessor chips is discussed, as well as chips soon to be offered     

现代RISC处理器的流水线技术

在阐明现代RISC处理器采用的超级标量技术与超级流水线技术的基础上,介绍超级标量处理器IBM RISC Systcm/6000、超级流水线处理器MIPS R4000及RISC/CISC混合处理器Intcl 486的流水线设计,论述了其实现中的问题与技术,包括流水线的数据依赖性、分支预测、存储器障碍、代码重排等.最后指出发展趋向。     

一种基于FPGA的流水线8051 IP核的设计与实现

给出一种基于FPGA的8051MCU的IP核设计方案,指令集与标准8051系列处理器完全兼容。采用译码——执行两级流水结构,并通过了仿真与综合,理论速度较传统8051MCU有6¹0倍的提升。针对CISC流水线设计的复杂性,提出了一种高效的实现方案,可以使执行结构近满状态运行,且简便有效地解决了传统流水线所必须面对的三种冲突。设计采用Verilog HDL语言描述,并采用ModelsimSE 6.2进行功能和时序验证,将代码下载到Xilinx公司的FPGA上进行物理验证,测试了一个LED流水灯程序,结果表明软核达到了预期的效果。     

A 5.6 MIPS call-handling processor for switching systems

A 32 bit call-handling processor for an electronic switching system (ESS) capable of a 5.6 MIPS instruction execution rate is discussed. The processor uses a mixed architecture consisting of a reduced instruction set computer (RISC) and a complex instruction set computer (CISC) to economize the instruction execution, and features a four-stage two-way pipeline and local storage for the RISC and writable control storage for the CISC. To obtain reliability, availability, and serviceability, such functions as parity check/generation, microdiagnostic, and matcher have been incorporated within the chip. The chip contains about 160 K transistors within a chip size of 13.2×13.7 mm². A 1.2 μm double-metal CMOS technology has been used. In designing the chip layout, a compromise between manual and automatic placing or routing was adopted which enabled a reasonably short design time     

基于CISC/RISC的混合指令集构建

CISC与RISC是微处理器设计中的2种主要指令体系,他们各具优势,共存共融是其发展方向之一。首先介绍了硬件上基于CISC/RISC的混合架构设计,然后重点具体介绍CISC/RISC混合指令集的构建方法,并以65C02S的指令集为例,通过仿真说明了按该方法构建的混合指令集在基于CISC/RISC混合架构的硬件上运行具有良好的优势。     

解决CPU流水线冲突技术的设计与实现

流水线是制造高性能CPU的关键技术,目前许多学者研究在FPGA上实现具有流水线结构MIPS CPU,但是在解决流水线冲突上只是通过简单的停顿流水线实现.描述一种较为通用的具有五级流水线的MIPS CPU结构以及其中可能发生的流水线冲突,在此基础上详细介绍解决流水线冲突的技术--数据旁路以及动态分支预测在MIPS CPU中的设计和实现,最后通过一段指令序列进行仿真验证,解决流水线冲突的技术减少指令执行所需要的时钟周期数.     

Branch-skipped pipelined microprocessor

A new pipelined microprocessor has been designed. Branch instructions are detected in the early stage of the pipeline and branch target instructions are made available early enough to let the microprocessor skip all branch instructions. The average execution time per instruction is less than one machine cycle     

Effects of speculation on performance and issue queue design

Current trends in microprocessor designs indicate increasing pipeline depth in order to keep up with higher clock frequencies and increased architectural complexity. Speculatively issued instructions are particularly sensitive to increases in pipeline depth. In this brief, we use load hit speculation as an example, and evaluate its cost effectiveness as pipeline depth increases. Our results indicate that as pipeline depth increases, speculation is more essential for performance but can drastically alter the utilization of pipeline resources, particularly the issue queue. We propose an alternative, more cost-effective design that takes into consideration the different issue queue utilization demands without degrading overall processor performance.