负偏置温度不稳定性导致单粒子瞬态脉冲的压缩与展宽

摘要：本文基于3D TCAD 器件模拟,研究了130nm体硅工艺下,负偏置温度不稳定性（NBTI）对单粒子瞬态（SET）脉冲的影响。研究结果表明：当粒子轰击高输入反相器的PMOS管时,NBTI能够导致所产生的SET脉冲的宽度和幅度随时间不断压缩,当粒子轰击低输入反相器的NMOS管时,NBTI能够导致所产生的SET脉冲的宽度和幅度随时间不断展宽。基于研究结果,本文首次提出：NBTI对粒子轰击NMOS管所产生的SET脉冲的影响已经十分严重,在进行抗辐照加固设计时必须考虑NBTI所造成的影响。     

基于四值脉冲参数模型的单粒子瞬态传播机理与软错误率分析方法

随着工艺尺寸的不断缩小,由单粒子瞬态(Single Event Transient, SET)效应引起的软错误已经成为影响宇航用深亚微米VLSI电路可靠性的主要威胁,而SET脉冲的产生和传播也成为电路软错误研究的热点问题。通过研究SET脉冲在逻辑链路中的传播发现:脉冲上升时间和下降时间的差异能够引起输出脉冲宽度的展宽或衰减;脉冲的宽度和幅度可决定其是否会被门的电气效应所屏蔽。该文提出一种四值脉冲参数模型可准确模拟SET脉冲形状,并采用结合查找表和经验公式的方法来模拟SET脉冲在电路中的传播过程。该文提出的四值脉冲参数模型可模拟SET脉冲在传播过程中的展宽和衰减效应,与单参数脉冲模型相比计算精度提高了2.4%。该文应用基于图的故障传播概率算法模拟SET脉冲传播过程中的逻辑屏蔽,可快速计算电路的软错误率。对ISCAS89及ISCAS85电路进行分析的实验结果表明:该方法与HSPICE仿真方法的平均偏差为4.12%,计算速度提升10000倍。该文方法可对大规模集成电路的软错误率进行快速分析。     

脉冲激光试验评估模拟电路单粒子效应

利用脉冲激光对典型模拟电路的单粒子效应进行了试验评估及加固技术试验验证,研究2种不同工艺的运算放大器的单粒子瞬态脉冲(SET)效应,在特定工作条件下两者SET脉冲特征规律及响应阈值分别为79.4 pJ和115.4 pJ,分析了SET脉冲产生和传播特征及对后续数字电路和电源模块系统电路的影响。针对SET效应对系统电路的危害性,设置了合理的滤波电路来完成系统电路级加固,并通过了相关故障注入试验验证,取得了较好的加固效果。     

单粒子瞬态脉冲宽度量化与自测试电路设计

为了研究组合逻辑中单粒子瞬态(Single-Event Transient,SET)的特性,采用片上测量技术提出了一套SET脉冲宽度测量方案.针对SET脉冲特性,设计了一种基于自主触发的脉冲测量电路,提出了一种用于自测试验证的脉冲激励电路.基于本所350nm SOI工艺,完成了一款集脉冲收集、测量、自测试于一体的SET重离子辐射测试芯片.通过仿真分析,验证了该方案的有效性.此方案为其他深亚微米工艺下SET研究提供了参考.     

运放和光耦的单粒子瞬态脉冲效应

利用脉冲激光模拟单粒子效应实验装置研究了通用运算放大器LM124J和光电耦合器HCPL5231的单粒子瞬态脉冲(SET)效应,获得了LM124J工作在电压跟随器模式下的瞬态脉冲波形参数与等效LET值的关系,甄别出该器件SET效应的敏感节点分布.初步分析了SET效应产生的机理.以HCPL5231为例,首次利用脉冲激光测试了光电耦合器的单粒子瞬态脉冲幅度、宽度与等效LET值的关系,并尝试测试了该光电耦合器的SET截面,实验结果与其他作者利用重离子加速器得到的数据符合较好,证实了脉冲激光测试器件单粒子效应的有效性.     

基于向量传播的单粒子瞬态模拟方法研究

提出了一种基于向量传播的单粒子瞬态(SET)模拟方法。基于4值参数的模型来表征SET脉冲的形状,建立脉冲参数传播的数据库。使用查找表及经验公式来计算SET脉冲形状参数在逻辑门节点之间的传播。为了模拟SET脉冲在传播过程中的重汇聚,定义了4种重汇聚模式,并给出对应的等效脉冲计算方法。提出的基于向量传播的分析算法能够对SET脉冲的产生、传播及捕获过程进行精确分析。ISCAS''89电路的实验结果表明,该方法与Hspice仿真方法的平均误差为1.827%,计算速度提升了1 700倍。在不损失精度的前提下,该方法可对VLSI电路在通用或特定测试向量下的可靠性进行快速自动分析。     

PMOS管工艺参数对反相器SET效应的影响

研究了体硅CMOS工艺下数字集成电路的抗辐照特性。利用Synopsys公司的三维半导体器件模拟软件Sentaurus,对数字集成电路中的反相器电路进行单粒子瞬态(SET)效应仿真,分析PMOS管的各种工艺参数对反相器SET效应产生的脉冲电压的影响。研究结果表明,通过降低PMOS管的栅氧层厚度、n阱掺杂浓度、p+深阱掺杂浓度以及提高衬底浓度,可以有效地减小反相器SET脉冲电压的峰值和脉冲宽度。该研究结果对抗辐照数字集成电路设计具有一定的指导作用。     

SET传播过程中的脉冲展宽效应

利用SPICE电路模拟研究了SET在传播过程中的脉冲展宽效应.结果表明,负载的不均衡、电路上/下拉网络驱动能力的不对称以及浮体效应是造成脉冲展宽/压缩的主要原因. 本文从基本的上升/下降延迟计算出发,对脉冲展宽/压缩的机理进行了深入的分析,认为在负载均衡的条件下,SOI反相器链中的脉冲展宽效应主要归因于浮体效应和“局部”浮体效应.     

SET传播过程中的脉冲展宽效应

利用SPICE电路模拟研究了SET在传播过程中的脉冲展宽效应.结果表明,负载的不均衡、电路上/下拉网络驱动能力的不对称以及浮体效应是造成脉冲展宽/压缩的主要原因.本文从基本的上升/下降延迟计算出发,对脉冲展宽/压缩的机理进行了深入的分析,认为在负载均衡的条件下,SOI反相器链中的脉冲展宽效应主要归因于浮体效应和"局部"浮体效应.     

运放和光耦的单粒子瞬态脉冲效应

利用脉冲激光模拟单粒子效应实验装置研究了通用运算放大器LM124J和光电耦合器HCPL5231的单粒子瞬态脉冲（SET）效应,获得了LM124J工作在电压跟随器模式下的瞬态脉冲波形参数与等效LET值的关系,甄别出该器件SET效应的敏感节点分布.初步分析了SET效应产生的机理.以HCPL5231为例,首次利用脉冲激光测试了光电耦合器的单粒子瞬态脉冲幅度、宽度与等效LET值的关系,并尝试测试了该光电耦合器的SET截面,实验结果与其他作者利用重离子加速器得到的数据符合较好,证实了脉冲激光测试器件单粒子效应的有效性.     

Negative bias temperature instability induced single event transient pulse narrowing and broadening

The effect of negative bias temperature instability(NBTI) on a single event transient(SET) has been studied in a 130 nm bulk silicon CMOS process based on 3D TCAD device simulations.The investigation shows that NBTI can result in the pulse width and amplitude of SET narrowing when the heavy ion hits the PMOS in the high-input inverter;but NBTI can result in the pulse width and amplitude of SET broadening when the heavy ion hits the NMOS in the low-input inverter.Based on this study,for the first time we ...     

电荷共享对于CMOS逻辑门单粒子瞬态响应的影响

随着CMOS工艺继续缩小,单粒子瞬态脉冲已经成为航天用数字电路的重要故障来源。同时,相邻晶体管之间的电荷共享也随之增加并导致组合电路中单粒子瞬态脉宽缩短,即脉宽抑制效应。之前的文献提出了PMOS到PMOS的脉宽抑制,而本文提出了三种新的脉宽抑制机理(NMOS到PMOS,PMOS到NMOS和NMOS到NMOS),并且通过90纳米三维工艺混合仿真进行了验证。本文的贡献主要有以下三点：1）除了PMOS到PMOS的情况,90纳米工艺下脉宽抑制在PMOS到NMOS和NMOS到NMOS中同样比较明显;2）脉宽抑制效应总体上与粒子入射能量关系较弱,而与粒子入射角度和版图结构(晶体管间距和N阱接触)关系较强。3）紧凑的版图和级联反向单元可以用来促进组合电路中的单粒子瞬态脉宽抑制效应。     

Single-Event Effects Analysis of a Pulse Width Modulator IC in a DC/DC Converter

Alpha particles, neutrons and laser-beam test results on an integrated pulse width modulation (PWM) controller operating in a DC/DC converter are presented in this paper. The PWM is fabricated on a 600-nm Bi-CMOS technology. Single-Event Transient (SET) derived from a bandgap circuit was amplified by a filter capacitor in the propagation path. Finally, a constant 6-??s SET pulse was observed on PGOOD pin which is a supervisory signal. This glitch caused system resets. Pulsed laser technology was adopted to locate the origin of the SET. 3D TCAD and circuit simulation tools were used to analyze the root cause. System and circuit level hardening approaches to mitigate the SET are also presented.     

一款通过抗辐照设计加固技术实现的抗单粒子锁相环

本文设计了一款抗辐照设计加固的锁相环。通过增加一个由锁定探测电路、两个运放和4个MOS器件组成的电荷补偿电路,该锁相环显著地减小了单粒子瞬态引起失锁后系统的恢复时间。许多传统的加固方法主要是致力于提高电荷泵输出结点对单粒子瞬态的免疫力,本文的加固方法不仅能够降低电荷泵输出结点对单粒子瞬态的敏感性,而且也降低了其他模块对单粒子瞬态的敏感性。本文还提出了一种新的描述锁相环对单粒子顺态敏感性的系统模型,基于该模型比较了传统的和加固的锁相环对单粒子瞬态的免疫能力。通过Sentaurus TCAD 仿真平台模拟了单粒子瞬态引起的电流脉冲,用于电路仿真。基于130 nm CMOS 工艺设计了两个锁相环电路,晶体管级的仿真表明本文提出的抗单粒子加固锁相环的恢复时间比传统的锁相环提高了94.3%,同时,电荷补偿电路没有增加系统参数设计的复杂性。     

The impact of Miller and coupling effects on single event transient in logical circuits

With feature size scaling down, Miller feedback effects of gate-to-drain capacitance for transistors and coupling effects between interconnects will dramatically affect single event transient (SET) generation and propagation in combinational logic circuits. Two ways of ICs are arranged: linear and “S” types. For pulse width and delay time, SET propagations in two layouts of digital circuits are compared under considering the coupling effects between interconnects. An analytical model is used to describe the impact of Miller and coupling effects on SET propagation. A criterion for SET occurrence in digital circuits with effects of coupling and Miller feedback is presented. The influence of temperature and technology node on SET generation and propagation is analyzed. The results indicate that (1) the existence of these effects will improve the critical charge for SET generation and also reduce the estimated SER, and (2) the way of “S” type is more immune to SET than the scheme of linear.     

Modeling and analysis of single-event transients in charge pumps

It has been shown that charge pumps (CPs) dominate single-event transient (SET) responses of phaselocked loops (PLLs). Using a pulse to represent a single event hit on CPs, the SET analysis model is established and the characteristics of SET generation and propagation in PLLs are revealed. An analysis of single event transients in PLLs demonstrates that the settling time of the voltage-controlled oscillators (VCOs) control voltage after a single event strike is strongly dependent on the peak control voltage deviation, the SET pulse width, and the settling time constant. And the peak control voltage disturbance decreases with the SET strength or the filter resistance. Furthermore, the analysis in the proposed PLL model is confirmed by simulation results using MATLAB and HSPICE,respectively.     

用熵描述非线性光传输的解析分析

本文给出了光函数熵的定义，解析推导了几种具体情况下光的熵，结果表明，熵的方法能用于描述光传输过程：熵变化率大于零时，光函数波形展宽（发散）；熵变化率小于零时，光函数波形压缩（聚焦）。     

Impact of NBTI on the temporal performance degradation of digital circuits

Negative bias temperature instability (NBTI) has become one of the major causes for reliability degradation of nanoscale circuits. In this letter, we propose a simple analytical model to predict the delay degradation of a wide class of digital logic gate based on both worst case and activity dependent threshold voltage change under NBTI. We show that by knowing the threshold voltage degradation of a single transistor due to NBTI, one can predict the performance degradation of a circuit with a reasonable degree of accuracy. We find that digital circuits are much less sensitive (approximately 9.2% performance degradation in ten years for 70 nm technology) to NBTI degradation than previously anticipated.