单精度浮点数FFT的FPGA实现

文中首先讨论了多种FFT算法及其基本原理,实现了基2频率抽取算法,采用单蝶形顺序处理的结构实现单精度浮点数FFT处理器。根据自顶向下的设计思想,将整个设计划分为6个子模块,分别对子模块进行设计,最后组合成FFT处理器。然后,文中介绍了浮点数加法器和浮点数乘法器的硬件实现,在其中引入流水线,大大提高了数据吞吐量,提高处理速度。在中间结果缓存单元的设计中,调用Altera IP Core中的三口RAM,能够同时读写数据,大大节省了运算时间。最后对FFT处理器进行了功能仿真和时序仿真,做了详尽的分析测试。结果表明,单精度浮点数FFT处理器达到了较高的运算精度,可稳定运行在62.5MHz,完成一次256点浮点数复数FFT运算需要33.056μs。与DSP和单片机实现的FFT相比,在性能上具有一定优势。     

高速流水线浮点加法器的FPGA实现

浮点加法运算是现代数字信号处理中非常频繁的操作算法。文中结合VerologHDL和FPGA可编程技术来完成流水线结构进而实现符合IEEE754标准的单精度浮点数加法器的设计方法。通过仿真验证,该设计运算精度可达104,而且设计结构合理,可用于中高速信号处理系统之中。     

一种新型的定点到浮点转换的全流水线FPGA实现

利用FPGA器件完全采用底层自主设计,实现定点数到浮点数的转换.提出了一种全新的实现方法,变对数为减法,通过占用1%的逻辑资源,实现3个时钟周期输出数据.避免了局限于使用IP core的束缚,为后续ASIC设计打下了基础.     

一种基于FPGA的稀疏矩阵高效乘法器

基于稀疏矩阵的特点,提出了一种面向单精度浮点数的稀疏矩阵乘法硬件并行结构。该结构克服了通用矩阵乘法器在计算稀疏矩阵乘法过程中零值元素参与计算导致的运算效率较低和资源占用率较高的缺点。同时,设计的PE结构独立于运算对象,具有良好的扩展性。与其他学者的典型工作相比,该设计存储资源需求最低。实际测试结果表明,6维稀疏矩阵实例的计算性能达到107.73MFLOPS。     

基于FPGA IP核的FFT实现与改进

利用FPGA IP核设计了一种快速、高效的傅里叶变换系统。针对非整数倍信号周期截断所导致的频谱泄露问题,提出了一种通过对输入信号加窗处理来抑制频谱泄露的方法。利用Modelsim和Matlab对设计方案进行了仿真,同时在Altera 公司的Cyclone II硬件平台上进行了验证。验证结果表明,系统性能良好,改进效果明显。     

一种基于FPGA的并行流水线FIR滤波器结构

提出了一种在FPGA器件上实现的流水线并行FIR滤波器结构。首先比较了FIR滤波器三种硬件实现所用的资源,然后在理论上推出该流水线并行结构滤波器的实现方法及其可行性,给出了硬件实现模块。实验结果表明,这种改进滤波器结构实现的算法可以灵活地处理综合的面积和速度的约束关系,使设计达到最优。     

基于VHDL实现单精度浮点数的加／减法运算

研究了单精度浮点数加／减法的结构及其设计方法，并在Aldec公司的Active—HDL软件环境下，采用VHDL语言进行设计，并进行了仿真验证，计算精度可以达到10^-7。     

浮点数乘法器的FPGA实现

研究并完成了基于FPGA的浮点乘法器的硬件实现,详细阐述了其原理,重点介绍了乘法器的结构并通过了数据验证。在MaxplusⅡ上完成了综合仿真测试。     

基于FPGA和Matlab的IP核设计方法

为了简化IP核的设计过程,本文介绍了一种基于FPGA的中值滤波算法的IP核实现方法.针对FPGA 的特点对实现方法进行了研究,从而简化了复杂算法的IP核设计问题.实验结果表明,该IP核设计方法具有设计周期短,可靠性高等特点.     

基于FPGA的嵌入式三态以太网的设计

采用Xilinx的ISE、EDK设计工具,利用Virtex-5 LXT芯片实现嵌入式三态以太网.主要介绍了嵌入式以太网的系统结构,在硬件设计方面,详细阐述了基于EDK的嵌入式模块设计以及MARVELL的88E1111-RCJ物理层接口芯片的外围电路设计;在软件方面,详细阐述了采用VHDL进行MAC控制器的时序控制设计和采用C++进行MicroBlaze的嵌入式模块的设计,最后给出了仿真结果.     

基于FPGA的IP核水印保护方法

随着FPGA在容量、功能和灵活性等方面的不断提高,越来越多IP核以其为基础进行设计,然而基于FPGA的IP核易被第三方窃取并进行非法扩散。通过将用户身份信息作为水印嵌入FPGA,以达到保护IP核安全,防止非法扩散的目的。     

基于FPGA的色彩空间转换的简易实现

设计了一种在FPGA中实现色彩空间转换的简易方法。先通过左移位将转换矩阵中的小数系数转换成整数,然后用Verilog HDL例化9个加法器和9个常系数乘法器并行流水实现色彩空间转换,最终通过右移位得到正确数值。并以RGB转 YC_bC_r422.为例,利用Modelsim进行仿真,并在Xilinx FPGA硬件平台上得到了验证。     

基于FPGA的实时心电信号处理系统设计

心电信号的实时滤波和压缩处理对于ECG的分析研究具有很大的意义,文章提出一种基于FPGA来实现对心电信号实时处理的方法,在FPGA内部采用FIR滤波和LADT压缩算法来实现对心电信号的实时处理,从而不但降低了模拟电路的复杂度,而且提高了系统的性能,经仿真实验验证,该系统可以很好的满足性能要求,并且具有系统结构简单紧凑、成本低、调试方便等优点。     

基于FPGA的多功能频率计的设计

基于Altera公司FPGA芯片EP2C8Q208,嵌入MC8051 IP Core,用C语言对MC8051 IP Core进行编程,以其作为控制核心,实现系统控制。在FPGA芯片中,利用Verilog HDL语言进行编程,设计了以MC8051 IP Core为核心的控制模块、计数模块、锁存模块和LCD显示模块等几部分,实现了频率的自动测量,测量范围为0.1Hz~50MHz,测量误差0.01%。并实现测频率、周期、占空比等功能。     

基于FPGA的宽带数字接收机的数据率转换的实现方法

本文对数字系统设计的方法进行了阐述 ,着重讨论了用FPGA实现宽带数字接收机的数据率转换的方法 ,最后给出了计算机仿真结果     

视频格式转换资源最小FPGA解决方案

提供了对隔行数字视频进行去隔行,帧频转换,分辨率变换的最简FPGA设计方案.达到FPGA内部资源和外部RAM耗用量都为最小的目的.该方案通过一对乒乓工作的RAM将去隔行,帧频转换,分辨率变换这三项本需分级完成的处理同时实现,使得资源耗用得以最小化.其中去隔行采用场合并方式,帧频转换采用帧重复方式,分辨率变换采用均匀插值方式.     

一种与PIC单片机兼容的RISC IP核的设计与FPGA实现

本文介绍了一种与PIC16C57单片机兼容的RISC核的生成以及FPGA的实现, 所得到的用Verilog HDL语言编写的软核能够用于SOC(系统芯片)。     

基于FPGA的可变规模多格式YCbCr到RGB快速转换模块设计

文章介绍了YCbCr色彩空间和RGB色彩空间之间的转换的方法,实现了不同规模以及不同数据结构的YCbCr到RGB的快速硬件转换。采用数据重排列和数据分离等方法,不仅支持QCIF到HDTV多种分辨率的视频转换,而且支持YCbCr444、YCbCr422和YCbCr420等多种打包或平面YCbCr格式。本设计方案已用VerilogHDL语言实现,并在FPGA平台验证通过,转换后的RGB视频可直接输出到显示器显示,并能实现视频控制,存储,回放等功能。     

基于FPGA的千兆以太网数据传输设计

为解决现代化设备如何使用千兆以太网高速接入的问题,使用Altera公司cyclone IV系列FPGA作为嵌入式开发平台,采用Nios II软核处理器实现TCP/IP协议。对所设计传输方案进行测试,结果表明所传输数据能正确收发,并具有较高的传输效率。