跳频通信电台组网的建模与仿真

随着跳频通信在无线通信中日益广泛的应用,跳频电台的组网也就成为一个重要的课题。跳频碰撞作为跳频电台组网的关键技术,但这方面可见的研究文献却很少。本文首先介绍了跳频电台组网理论容限的数学模型,然后以53个有效频点为例,设计出了非重复碰撞的跳频图案。最后,对异步组网时跳频图案的性能和碰撞问题进行了仿真。     

无线通信中的跳频技术及其应用

介绍了跳频通信原理及跳频通信具有的特点,并重点论述了跳频图案的设计、同步技术、频率合成技术、跳频组网及自适应跳频等跳频通信中的关键技术,总结了跳频技术的应用,分析了跳频技术的发展趋势.     

跳频通信组网研究

跳频电台组网是跳频通信的一种关键技术;首先介绍了跳频网络的拓扑结构、跳频电台组网的过程、方法,然后分析了跳频电台组网中跳频序列的碰撞、跳频图案设计的理论限,最后借助Matlab软件给出了用非重复跳频序列构造的一种跳频图案。     

差分跳频通信中的关键技术分析

介绍了近年来扩频通信的一种全新通信体制——差分跳频通信的原理,阐述了其与普通跳频通信的区别,重点分析了差分跳频通信所需解决的两个关键技术：G函数设计和接收信号检测技术。最后指出了差分跳频通信的应用前景和发展方向。     

一种基于DSP／BIOS的跳频控制系统设计

跳频通信由于其优良的抗干扰特性而成为当今军事通信的重要方式,跳频同步是跳频通信系统的关键技术之一,跳频控制系统的设计在整个通信系统中占有重要的位置。介绍了一种利用GPS信号来进行跳频同步的方法,对TOD、跳频图案等进行了相关设计;并详细介绍了工程研制项目中的实现过程,主要采用基于DSP／BIOS的方法来具体实现跳频控制系统。试验表明该设计可以做到快速、有效的跳频控制,该系统也在实际应用中发挥了重要作用。     

一种基于AD9854的高速跳频源设计

介绍了跳频通信系统的基本组成、工作方式以及跳频通信系统中跳频综合器的设计要求。结合跳频综合器的设计要求以及AD9854、FPGA的特点给出了一种基于AD9854的高速跳频源实现方法,在微处理器和FPGA的控制下能够生成多种跳速和多种图案的跳频信号,适合于多种应用场合。     

跳频通信系统设计与仿真实现

介绍了跳频通信系统的工作原理,着重研究、设计了跳频序列发生器、频率合成器和跳频同步器等跳频通信系统核心组成部分。基于Matlab／Simulink仿真环境,使用反馈移位寄存器实现了跳频m序列发生器,采用直接数字合成法实现了频率合成器、基于等待式自同步法实现了跳频同步器。此外,在高斯白噪声和单音窄带干扰下,对所设计的跳频通信系统性能进行了仿真研究。仿真结果表明,该跳频通信系统工作正常,达到了预期效果,为跳频通信应用提供了一种解决思路和研究方法。     

跳频接收机中调谐高放电路的设计

论文根据开关电容阵调节电容带通滤波器的原理,设计出了能够快速跟踪调谐,并且具有较高灵敏度的快速调谐滤波器。为了保证跳频接收机信号抗干扰的能力,前端采用了两个窄带快速跟踪调谐滤波器,使得跳频接收机前端能够快速跟踪跳频变化从而改善接收机的信噪比,使跳频通信设备更加高效可靠。     

短波同步正交跳频网设计

常规短波跳频网由于自身的特性,常采用异步方式组网,限制了抗干扰能力的充分发挥。同步基准为设计性能优良的短波同步正交跳频网提供了条件。同步组网各跳频网络具有统一的时间基准,而异步组网时各跳频网络没有。为达到在任一瞬间,均不会发生频率碰撞,在总结常规跳频网络的特性的基础上,提出了基于同步基准的短波同步正交跳频组网的设计方法,并分析了短波同步正交跳频网的特性。     

用于跳频多址通信的混沌跳频码

跳频码的性能对跳频多址通信起着关键性作用。设计具有良好汉明相关和随机性且数量多的跳频码是非常重要的。本文提出一种利用由混沌映射描述的离散混沌系统设计跳频码的新方法。首先由混沌映射产生混沌时间序列，然后利用量化技术对混沌时间序列进行量化，最后由量化后的混沌时间序列产生伪随机跳频码。为了增大混沌跳频码的周期和非线性复杂度，我们利用多个不同混沌映射组成一个级联混沌映射，并用来设计跳频码。实验表明，混沌跳频码具有非常好的性能。     

基于DSP的逆变电源锁相环的设计与研究

采用基于DSP的数字锁相环(DPLL)对高频逆变电源输出频率的实时控制,可实现逆变器工作频率对负载谐振频率的同步跟踪,确保逆变器开关器件工作在零电压电流软开关(ZVZCS)状态,显著减小功率器件的开关损耗和提高装置效率。文中在给出DSP控制的逆变电源拓扑结构基础上,推出了适用于高频逆变电源的锁相环数学模型,在Z域中对二阶数字锁相环进行了稳定性分析和动态设计。在对锁相环Z域传递函数分析的基础上,得出二阶数字锁相环的稳定条件,并给出数字锁相环的软件实现,最后进行了实验验证。实验结果表明在Z域中对基于DSP的二阶数字锁相环的动态分析和设计是合理可行的。用此方法设计的电源具有良好的动态响应和抗扰性能。     

一种采用N先于M环路滤波器的全数字锁相环路的设计实现

介绍了一种采用N先于M环路滤波器的全数字锁相环的设计实现.这种全数字锁相环采用了N先于M环路滤波器,可以达到滤除噪声干扰的目的.文中讲述了这种全数字锁相环的结构和工作原理,提出了各单元电路的设计和实现方法,并给出了关键部件的VHDL代码,最后用FPGA予以实现.     

PCM/FM遥测系统中用于去除多谱勒频率和载波频偏的新方法

本文首先分析了均匀采样二阶DPLL(Digital Phase-Locked Loop)误差传递函数的特性,并基于均匀采样二阶DPLL误差传递函数的高通特性提出了脉冲编码调制/调频(PCM/FM)遥测系统中用于去除多谱勒频率和载波频偏的新方法;然后给出了设计实例和相应的计算机仿真结果;最后给出了有效的实现方法。计算机仿真结果表明,基于均匀采样二阶DPLL误差传递函数的高通特性用于去除多谱勒频率和载波频偏的方法是可行的。     

基于FPGA的高阶全数字锁相环的设计与实现

提出了一种实现高阶全数字锁相环的新方法。该锁相环以数字比例积分控制取代了传统的一些数字环路滤波控制方法，具有电路结构简单、摔制灵活、跟踪精度高、环路性能好和易于集成的特点。文中介绍了该高阶全数字锁相环的系统结构和工作原理，对其性能进行了理论分析和计算机仿真。应用EDA技术设计了该系统，并用FPGA实现了其硬件电路。仿真和硬件测试结果证实了该设计的正确性。     

Frequency granularity in digital phaselock loops

The frequency of a digital phaselock loop (DPLL) is necessarily quantized. Feedback around the quantizing nonlinearity leads to a steady-state limit cycle. Properties of the limit cycle were obtained by computer simulation, and are reported here. Empirical formulas for guidance in DPLL design were developed     

A digital phase-locked loop for generating frequency discriminating digital words

The circuit configuration of the DPLL described in this paper is a modified version of the DPLL recently reported by the authors. Fast and symmetrical tracking has been achieved by the modified DPLL retaining the original properties of wide locking range and low frequency capability as an FM discriminator and frequency multiplier. Also, it is operable in a number of modes defined by their phases (0°, 180°, and 90°) and the frequency discriminating code X is scalable by the phase-lock logic design.     

Mathematical Analogies Between First-Order Digital and Analog Phase-Locked Loops

This concise paper provides an exact analysis of the phase error statistics of a first-order digital phase-locked loop (DPLL) by soloing the chapman-Kolmogorov equation using the method of moments. Both time independent and time dependent solutions are presented. In addition, the parameters which characterize the performance of a DPLL are identified with those of an analog phase-locked loop (APLL). It is Shown under what design parameter conditions the solution provided herein for a DPLL is equivalent to that obtained by applying the Fokker-Planck equation to the analysis of an APLL. Numerical comparisons are provided for specific parameter ranges of interest in practice.     

数字锁相环在位同步中的应用与实现

给出了一种适用于数字接收机的位同步数字锁相环算法.首先分析了数字锁相环的各个组成部分,详细推导了数字锁相环路中环路滤波器参数、鉴相增益等各个参数的计算公式;然后利用 Matlab分别仿真了环路对输入信号相位和频率阶跃的响应,对仿真结果进行了分析.仿真结果表明,采用数字锁相环的位同步电路对输入信号的相位和频率阶跃具有较好的跟踪性能.最后说明了在环路设计中应该注意的几个问题.     

An estimator-predictor approach to PLL loop filter design

The design of digital phase locked loops (DPLL) using estimation theory concepts in the selection of a loop filter is presented. The key concept, that the DPLL closed-loop transfer function is decomposed into an estimator and a predictor, is discussed. The estimator provides recursive estimates of phase, frequency, and higher-order derivatives, and the predictor compensates for the transport lag inherent in the loop     

基于FPGA的积分型数字锁相环的设计与实现

位同步时钟信号的提取是通信系统中的关键部分,应用数字锁相环可以准确地从输入码流中提取出位同步信号.本文简要介绍了数字锁相环的基本原理,在详细介绍了积分型超前—滞后数字锁相环的工作原理的基础上,利用VHDL语言对该系统进行了设计,给出了数字锁相环路主要模块的设计方法及仿真结果,得到了该系统的顶层电路,其中重点分析了积分型数字鉴相器的原理,给出了设计过程；并根据系统的参数进行了性能分析,最后给出了整个系统的功能仿真结果.具有一定的工程实用价值.