基于FPGA的帧同步数字复接系统设计

论文提出了一种基于FPGA的同步帧数字复接器的设计方法,并详细介绍了该系统的实现方案,仿真结果证明,该方法有效保证了图像数据的完整性,提高了数据交换能力。     

基于FPGA的数字复接系统帧同步器设计与实现

介绍了应用FPGA技术进行帧同步器设计的实现原理、系统框图及设计中需要注意的问题，给出了用VHDL描述的几个模块的源代码。     

用FPGA实现异步信号和同步信号的复接

本文介绍了用FPGA实现异步信号与同步信号进行数字复接的一种方法。计算机串口通信采用起止式异步通信的方式，电话信号则是周期采样信号。将两类信号进行数据存储和插码后码速调整，然后高速传输发给接收端进行分离。从而扩大了传输容量。     

帧同步电路的设计

帧同步是数字同步复接设备中的重要部分，通过讨论两种常用帧同步方法的工作原理及优缺点。针对使用普遍的置位调整法，说明了其工作原理。采用自上而下的设计方法。在MaxPlusⅡ开发软件上设计实现了帧同步电路。     

基于FPGA的数字复接系统的设计与实现

本文提出了基于FPGA技术实现数字复接系统的设计方案,并介绍了基群与二次群之间的复接与分接的系统总体设计。硬件电路调试证明,该方案是行之有效的。     

多路视频传输系统中同步复接问题的研究

通信系统中往往采用数字复接技术来扩大信息的传输容量并提高信道利用率。本文利用CPLD器件完成了8路视频数字信号的复接过程。同时，控制时钟信号也由同一个CPLD器件来产生，更好的解决了复接与分接中的同步问题。该设计的控制模块由VHDL语言完成，最后利用Altera公司的Quartus II6．0工具完成了该设计的行为仿真及时序仿真。仿真结果验证了输入输出的逻辑关系。     

通信系统中基于FPGA的数字复接器设计

数字通信系统中为了提高数据处理能力,需要将多个低速数字信号合并成一个高速数字信号流,并将一个高速数字信号流分接成多个低速数字信号。文章针对这种需求,提出了基于FPGA技术的数据复接器来实现多个低速数字信号和一个高速数字信号之间数字信号的复接和分接。这种数字复接器具有复接速率和复接支路数量可动态配置,可重复配置,扩展性强,易于实现等优点。     

高速SDH复接器帧同步系统的设计和性能分析

本文介绍了一种应用于SDH系统中的容错帧同步器的设计,分析表明此方法在满足ITUT建议的前提下,提高了帧同步器的性能。本文在分析的基础上,选择参数,实现了一种应用用于高速SDH系统的并行帧同行器的设计。     

PDH同步数字系列

系统地介绍了数字复接系统中准同步复接方式，并对我国和欧洲采用的基于2．048Mb／s．30／32路的数字系列的高次群复接原理进行了简述。     

多速率码流同步复接方案设计与实现

采用正／0／负码速调整方法,设计了一种多速率码流同步复接的帧结构方案,并对其相关性能及复接／分接的实现方法进行了详细介绍。     

基于FPGA的直扩信号同步设计与实现

根据解调器的需要,基于软件无线电设计思想,设计了一种采用串并结合的全数字超前—滞后环路,实现了伪码快速同步、全数字点叉积锁频环和松尾锁相环,实现快速载波频率相位同步的技术方案,介绍了伪码同步和载波同步电路的工作原理与实现结构。采用此同步系统设计的解调器结构简单、性能稳定,可通过软件升级进行功能扩展,可以应用到多种通信和侦察接收机中。     

一种用于卫星便携站的数字复接器的设计

数字复接器是卫星通信中重要的组成部分。介绍了在便携式数字卫星通信系统中,利用硬件描述语言(VHDL)和硬件可编程器件,给出了一种采用时分复用技术,对视频、语音、同步数据、异步数据和局域网(LAN)数据等多路数字信号进行复分接的设计方案及仿真结果,并进行了同步性能分析,最后对设计与实现过程中的要点和需要注意的问题进行了详细的论述。     

数字时分系统设计

提出了一个时分复用传输系统收发两端的结构原理图,介绍了核心器件DSP和 CPLD,设计了一个基于特殊帧结构的时分复用传输系统来传输视频信号、语音信号和数据信号.整个系统由发射、接收2块电路单元和光纤传输单元组成,阐述了系统的工作原理.     

用于雷达远程数据传输的复用设备的设计

主要讨论目前在雷达远程数据传输中PDH复用设备和SDH复用设备的实现方法,并介绍一种专用的非标时分数字复分接技术。     

基于FPGA的多路数字信号复接系统设计与实现

数字复分接技术是数字通信网中的一项重要技术,能将若干路低速信号合并为一路高速信号,以提高带宽利用率和数据传输效率。文中在介绍数字复接系统的基础上,采用VHDL对数字复分接系统进行建模设计和实现。并利用乒乓操作和先进先出存储器(FIFO)对复接器进行设计,利用帧同步器对数据进行分接。以QuartusII8.0为仿真软件,对设计进行仿真验证,仿真结果表明,设计实现了复接系统,便于修改电路结构,增强了设计的灵活性,且节约了系统资源。     

基于FPGA芯片的数字频率计设计

介绍了一种利用EDA技术设计的数字频率计。目前流行的EDA软件平台是美国Altera公司的Max＋P1usⅡ可编程逻辑器件开发系统。本文采用自顶向下的设计方法，对数字频率计的核心——十进制计数器和测频控制信号发生器进行设计，其特点是将数字频率计的电路集成在一块大规模可编程逻辑器件（FPGA）芯片上。该方法改变了以往数字电路小规模多器件组合的设计，而且设计周期短，内部电路模块具有可移植等特点。与用其他方法做成的频率计相比，其体积更小、性能更可靠。     

基于FPGA的位同步信号提取

同步是通信系统中一个非常重要的实际问题。在同步通信系统中,同步系统性能的降低会导致通信系统性能的降低,甚至使通信系统不能正常工作。因此,同步是信息能够正确可靠地进行传输的前提。介绍一种基于FPGA的锁相环位同步提取技术的原理,并用VHDL语言编程实现,在QuartusⅡ下编译仿真通过,给出仿真波形图。经分析该设计稳定可靠,且能够完成要求。     

基于FPGA的数字视频异步帧频转换器设计

利用DVI接口的同步控制信号生成内存写入地址,帧频触发信号控制内存读取地址的设计思想,在FPGA中实现了从任意帧频的数字视频源转换到50 Hz或60 Hz帧频.给出了帧频转换器的基本硬件结构,和实用的设计方法,并讨论了数据缓冲区设置深度与内存操作带宽的关系.     

基于FPGA的信号测试系统设计

详细阐述用于测试周期信号的基于FPGA的信号测试系统的构成及设计方案.运用FPGA开发软件QuartusⅡ设计兼有幅值测量和频率计功能的信号测试系统.采用模块化设计方案,将信号测试系统分解为测试与控制、分频器、频率计、7279控制器四个主要功能性模块,应用VHDL语言实现模块功能性设计,并将测试结果经LED显示.该系统采用Cyclone芯片EP1C12Q240C8N,设计灵活,操作简单,性能可靠.